微机6章(存储器2).pptVIP

3. 存储芯片片选端的译码 存储系统常需要利用多个存储芯片进行容量的扩充，也就是扩充存储器的地址范围 这种扩充简称为“地址扩充”或“字扩充” 进行“地址扩充”时，需要利用存储芯片的片选端来对存储芯片（芯片组）进行寻址 通过存储芯片的片选端与系统的高位地址线相关联来实现对存储芯片（芯片组）的寻址，常用的方法有： 全译码——全部高位地址线与片选端关联（参与芯片译码） 部分译码——部分高位地址线与片选端关联（参与芯片译码） 线选法——某根高位地址线与片选端关联（参与芯片译码） 片选端常有效——无高位地址线与片选端关联（不参与芯片译码） 地址扩充（字扩充） 片选端常有效 译码和译码器 译码：将某个特定的“编码输入”翻译为唯一一个“有效输出”的过程 译码器件： 采用门电路组合逻辑进行译码 采用集成译码器进行译码，常用的器件有： 2-4 （4 选 1）译码器74LS139 3-8 （8 选 1）译码器74LS138 4-16 （16 选 1）译码器74LS154 对芯片的寻址方法： 全译码 ——所有系统高位地址线参与对芯片的寻址 部分译码——部分系统高位地址线参与对芯片的寻址 线选译码——用 1 根系统的高位地址线选中芯片 片选端常有效——无系统的高位地址线据参与对芯片的寻址 译码器74LS138 74LS138连接示例 全译码 所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 全译码示例 全译码示例——地址分析 部分译码 只有部分（高位）地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费 部分译码示例 部分译码示例——地址分析 线选译码 只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用 线选译码示例 线选译码示例——地址分析 片选端译码小结 存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IO/-M信号）和高位地址的译码选择（与系统的高位地址线相关联） 对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用 4. 存储芯片的读写控制 芯片-OE与系统的读命令线相连 当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线 芯片-WE与系统的写命令线相连 当芯片被选中、且写命令有效时，允许总线数据写入存储芯片 综合举例——一个综合性例子(最大组态) 综合举例——地址分析 32K×8的SRAM芯片62256 四、64位动态RAM存储器 DRAM 的基本存储单元是单个场效应管及其极间电容 必须配备“读出再生放大电路”进行刷新 每次同时对1行的存储单元进行刷新 每个基本存储单元存储1位二进制数 许多个基本存储单元形成行、列存储矩阵 DRAM一般采用“位结构”存储体： 每个存储单元存放 1 位 需要 8 个存储芯片构成 1 个字节存储单元 每个字节存储单元拥有 1 个唯一地址 DRAM芯片的内部结构 DRAM芯片2164 存储容量为 64K×1 16个引脚： 8 根地址线A7～A0 1 根数据输入线DIN 1 根数据输出线DOUT 行地址选通 -RAS 列地址选通 -CAS 读写控制 –WE P258图5-21内部结构图 2164 存储体由4个128?128的存储矩阵。 7条行地址产生128个行选信号，7条列地址产生128个列选信号，同时加到4个存储矩阵上，选中4个单元，最后由RA7和CA7选中1个单元进行读写。 WE为高，读，WE为低，写。 DRAM 2164的刷新 采用“仅行地址有效”方法刷新 行地址选通-RAS有效，传送行地址，在4个存储矩阵中都选中1行，每次同时刷新512个单元。 列地址选通-CAS无效，没有列地址 没有数据从芯片中输出，也没有数据输入芯片 每隔固定的时间（约15uS） DRAM必须进行一次刷新，2毫秒（128次）可将DRAM全部刷新一遍。 第三节 只读存储器 二、可擦除的可编程序的只读存储器EPROM、EEPROM EPROM 芯片顶部开有一个圆形的石英窗口，用于紫外线透过、以擦除芯片中保存的信息 使用专门的编程器（烧写器） 对EPROM芯片进行编程 编程后，应贴上不透光的封条 出厂时，每个基本存储单元存储的都是信息“1”，编程实际上就是将“0”写入某些基本存储单元 EPROM的存储结构 EPROM芯片2716 存储容量为 2K