第5章-时序逻辑电路.ppt

5.3.2 基本寄存器 一个触发器可以存储 位二进制信号；寄存 n 位 二进制数码，需要 个触发器。 1 n 一、4 边沿 D 触发器 (74175、74LS175) C1 1D D0 Q0 Q0 RD C1 1D D1 Q1 Q1 C1 1D D2 Q2 Q2 C1 1D D3 Q3 Q3 RD RD RD FF0 FF1 FF2 FF3 1 1 CP CR 异步清零 0 0 0 0 0 同步送数 1 d0 d1 d2 d3 ? 保 持 特点： 并入并出，结构简单，抗干扰能力强。 二 、双 4 位锁存器 (74116) Latch (一) 引脚排列图和逻辑功能示意图 74116 Q0 Q1 Q2 Q3 CR LEA D0 D1 D2 D3 LEB 异步清零 送数 控制 数码并行输入 数码并行输出 (二) 逻辑功能 清零 送数 保持 5.3.3 移位寄存器 一、单向移位寄存器 右移寄存器 Q0 Q1 Q2 Q3 C1 1D FF0 CP C1 1D FF1 C1 1D FF2 C1 1D FF3 时钟方程 驱动方程 状态方程 Di 0 0 0 01 0 0 0 0000101 1 1 0 0 000010 0 1 1 0 00001 1 0 1 1 0000 0 1 0 1 000 0 0 1 0 00 0 0 0 1 0 0 0 0 0 左移寄存器 Di 左移 输入 左移 输出 驱动方程 状态方程 主要特点： 1. 输入数码在 CP 控制下，依次右移或左移； 2. 寄存 n 位二进制数码。n个CP完成串行输入，并可 从Q0?Q3 端获得并行输出，再经 n 个CP又获得串行输出。 3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。 Q3 CP Q0 Q1 Q2 C1 1D FF0 C1 1D FF1 C1 1D FF2 C1 1D FF3 二、双向移位寄存器 FF ∧ 1D C1 3 Q ≥1 ∧ 1D C1 2 FF Q ≥1 ∧ 1D C1 1 FF Q ≥1 FF ∧ C1 0 1D Q ≥1 Q Q Q Q 1 3 0 2 CP SL D D SR M 1 D0 D1 D2 D3 74194功能表 0 Q 1 Q M 3 D 2 D 1 D 0 D 2 Q 3 Q 74194 M CR CP ∧ SL SR 0 1 D D 4 位双向移位寄存器 74LS194 三、集成移位寄存器 5.3.4 移位寄存器型计数器 结 构 示 意 图 Q0 Q1 Qn–1 C1 1D FF0 CP C1 1D FF1 C1 1D FFn–1 反馈逻辑电路 Dn–1 D0 D1 … 特点： 电路结构简单，计数顺序一般为非自然态序， 用途极为广泛。 一、环形计数器 1. 电路组成 Q0 Q1 Q2 Q3 C1 1D FF0 CP C1 1D FF1 C1 1D FF2 C1 1D FF3 2. 工作原理 1000 0100 0010 0001 有效循环 0000 1111 0101 1010 1100 0110 0011 1001 1101 1110 0111 1011 无 效 循 环 3. 能自启动的环型计数器 Q0 Q1 Q2 Q3 C1 1D FF0 CP C1 1D FF1 C1 1D FF2 C1 1D FF3 Q0 Q1 Q2 Q3 1110 0111 0011 1111 1101 1100 0110 1000 0001 0100 0010 0000 1001 1010 0101 1011 二、扭环形计数器 Q0 Q1 Q2 Q3 C1 1D FF0 CP C1 1D FF1 C1 1D FF2 C1 1D FF3 0000?1000?1100?1110 ? ? 0001?0011?0111?1111 0100?1010 ?1101 ?0110 ? ? 1001? 0010?0101?1011 有效循环 无效循环 自启动电路： P360 图5.3.16 4. 集成二进制同步计数器 (1) 集成 4 位二进制同步加法计数器 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74161(3) VCC CO Q0 Q1 Q2 Q3 CTT LD CR CP D0 D1 D2 D3 CTP 地 引脚排列图 逻辑功能示意图 741