数电PPT课件-康华光版--第五章.pptVIP

* 4.4.1 数值比较器的定义及功能 多位数值比较器的设计原则 先从高位比起,高位不等时，数值的大小由高位确定。 2. 2 位数值比较器 若高位相等,则再比较低位数,比较结果由低位的比较结果决定。 * 74LS85 1. 集成数值比较器74LS85的功能 74LS85的引脚图 74LS85是四位数值比较器 ，其工作原理和两位数值比较器相同。 74LS85比较器不仅能比较两个4位二进制数的大小，还能接受其它芯片比较结果的输出。 74LS85的示意框图 * 输 入 输 出 A3 B3 A2 B2 A1 B1 A0 B0 IAB IAB IA=B FAB FAB FA=B A3 B3 × × × × × × H L L A3 B3 × × × × × × L H L A3 = B3 A2 B2 × × × × × H L L A3 = B3 A2 B2 × × × × × L H L A3 = B3 A2 = B2 A1 B1 × × × × H L L A3 = B3 A2 = B2 A1 B1 × × × × L H L A3 = B3 A2 = B2 A1 = B1 A0 B0 × × × H L L A3 = B3 A2 = B2 A1 = B1 A0 B0 × × × L H L A3 = B3 A2 = B2 A1 = B1 A0 = B0 H L L H L L A3 = B3 A2 = B2 A1 = B1 A0 = B0 L H L L H L A3 = B3 A2 = B2 A1 = B1 A0 = B0 × × H L L H A3 = B3 A2 = B2 A1 = B1 A0 = B0 H H L L L L A3 = B3 A2 = B2 A1 = B1 A0 = B0 L L L H H L 4 位数值比较器74LS85功能表 * 用两片7485组成8位数值比较器（串联扩展方式）。 低位片 高位片 低四位 高四位 输出 在位数较多且要满足一定的速度要求时采取并联方式，它比串联扩展方式工作速度快。 2. 集成数值比较器的位数扩展 * 用7485组成16位数值比较器的并联扩展方式。 B3A3~B0A0 B7A7~B4A4 B11A11~B8A8 B15A15~B12A12 输出 * 4.5.1 半加器和全加器 半加器 全加器 4.5.2 多位数加法器 串行进位加法器 超前进位集成4位加法器74LS283 *超前进位产生器74182 4.5.3 减法运算 反码和补码 由补码完成减法运算 4.5.4 集成算术/逻辑单元举例 * 1 1 0 1 1 0 0 1 + 0 1 1 0 1 0 0 1 1 两个二进制数相加时，有两种情况：一种不考虑低位来的进位，另一种考虑低位来的进位。加法器也因此分为半加器和全加器。 半加器 全加器 两个4 位二进制数相加的过程: * 1. 半加器（Half Adder） 不考虑低位进位，将两个1位二进制数A、B相加的器件。 半加器的真值表 逻辑表达式 逻辑图 1 0 0 0 C 0 1 1 0 1 0 1 0 1 0 0 0 S B A 表4.5.1 半加器的真值表 C = AB 图4.5.1（b） * 2. 全加器（Full Adder） 全加器的真值表 逻辑表达式 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 0 Ci Si Ci-1 Bi Ai 全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 * 2. 全加器（Full Adder） 全加器的真值表 逻辑表达式 逻辑图 采用包围0的方法进行化简得 ： 逻辑图 * 2. 全加器（Full Adder） 全加器的真值表 逻辑表达式 逻辑图 * 4.5.1 半加器和全加器 3. 由两个半加器构成一个全加器 * 1.串行进位加法器----采用四个1位全加器组成 如何实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? 低位的进位信号送给邻近高位作为输入信号，任一位的加法运算必须在低一位的运算完成之后才能进行。 串行进位加法器运算速度不高。 * 2.快速加法器、超前进位加法器 进位输入是由专门的“进位门”综合所有低位的加数、被加数及最低位进入输入后来提供。 换言之，该电路能使每位的进位直接由加数和