集成电路低功耗设计方法研究【文献综述】.docVIP

毕业设计文献综述 电子信息科学与技术 集成电路低功耗设计方法研究 摘要:随着IC制造工艺达到纳米级，功耗问题已经与面积、速度一样受到人们关注，并成为制约集成电路发展的关键因素之一。同时，由于电路特征尺寸的缩小，之前相比于电路动态功耗可以忽略的静态漏功耗正不断接近前者，给电路低功耗设计提出了新课题，即低漏功耗设计。本文将分析纳米工艺下芯片功耗的组成和对低漏功耗进行研究的重要性，然后介绍目前主要的低功耗设计方法。此外，由于ASIC技术是目前集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑，本文在最后提出了标准单元包低漏功耗设计方法，结合电路级的功耗优化技术，从而拓宽ASIC功耗优化空间。 关键字：低功耗，标准单元，ASIC设计 前言： 自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。 随着制造工艺的发展，IC设计已经进入了纳米级时代：目前国际上能够投入大规模量产的最先进工艺为40nm，国内的工艺水平正将进入65nm；2009年，Intel酷睿i系列创纪录采用了领先的32nm工艺，并且下一代22nm工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如Intel的1.5GHz Pentium Ⅳ处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。 一、电路功耗的组成 CMOS电路中有两种主要的功耗来源，动态功耗和静态功耗。其中，动态功耗包括负载电容的充放电功耗(交流开关功耗)和短路电流引起的功耗；静态功耗主要是由漏电流引起的功耗，如图1所示。 图1. CMOS反相器功耗形成示意图 功耗的计算公式如下： 其中为开关活动性，是负载电容，代表电源电压，代表工作频率，表示短路电流，表示静态漏电流。由于短路电流较小，可通过合理选择器件尺寸使其控制在可接受的范围内，所以负载充放电功耗在动态功耗中占了主要地位。同时，在之前的工艺中，负载电容充放电功耗也是电路总功耗的主要来源（静态功耗较小，可以忽略），因此减小电路的充放电动态功耗成为当时的主要低功耗设计目标。发展到现在，对于动态功耗控制技术的研究已相对成熟。 电路静态功耗是电源电压和漏电流的乘积，漏电流又主要有亚阈值漏电流和栅极漏电流组成。亚阈值漏电流的产生是由于在晶体管关断时，电路中的电流并非为理论上的零，而是存在有一小股由漏极流向源极的漏电流；栅极漏电流则是因为载流子在强电场作用下引起的隧穿效应而产生的。由于芯片的漏电流会随温度变化，所以当芯片发热时，静态功耗会呈指数上升。同时，漏电流的大小会因为电路特征尺寸的减小而增加，当COMS工艺发展到现在的纳米级时，漏电流引起的静态功耗也正在不断接近达到动态功耗的水平。图2揭示了随着工艺进步，动态功耗和静态功耗的变化趋势。 图2：Intel公司CPU 单位面积功耗变化趋势 图中白色柱状图表示晶体管集成度以100%程度提高时，动态和静态功耗变化趋势，灰色柱状图表示晶体管集成度以50%程度提高时，动态和静态功耗变化趋势。可见，若CPU集成度以50%提高时，尽管动态功耗不断下降，但静态功耗急速提升，总功耗仍将不断攀升；若集成度采用传统习惯的100%提高，则两者功耗都在增大，而静态功耗的比例会越来越重；当达到45nm工艺时，静态与动态功耗基本持平。注意到，图中的纵坐标是以10倍比例递增的，可见功耗增长速度之快。因此，研究电路的静态功耗已成为低功耗设计不可忽略和回避的问题，并且将导致低功耗设计研究方向和重心的偏移。低漏功耗的研究对于集成电路的进一步发展具有至关重要的影响。 二、功耗优化技术 功耗分为动态功耗和静态功耗，功耗优化技术亦可分为两类。目前动态功耗优化方面主要有：1.多电源供电法，即对芯片中高性能模块供高电压，低性能模块供低电压，这种方法目前在手持设备芯片中用的较多。2.时钟屏蔽法，目前芯片的时钟信号要消耗40~50%的动态功耗，所以在芯片工作时，将闲置模块内的时钟信号屏蔽掉，可以节约大量的动态功耗。3.动态功耗管理方法，如动态变频法，即在芯片工作负荷较小时，降低工作频率和供电电压，以达到降低动态功耗的目的；此外在工作温度