第4讲 硬件系统结构与工作原理.pptVIP

TI公司TMS320系列 硬件系统结构与工作原理 TMS320系列硬件结构与工作原理 芯片硬件组成 基本结构 主要技术性能指标 外设接口工作原理 接口结构 外设性能指标 TMS320 C5000 4.1 TMS320C54x的特点和硬件组成框图 TMS320C54x的主要特性如下所示： CPU 先进的多总线结构。 40位算术逻辑运算单元（ALU）。 17位×17位并行乘法器与40位专用加法器相连。 比较、选择、存储单元（CSSU）。 指数编码器可以在单个周期内计算40位累加器中数值的指数。 双地址生成器包括8个辅助寄存器和两个辅助寄存器算术运算单元（ARAU）。 存储器 64 K字程序存储器、64 K字数据存储器以及64 K字I/O空间。在C548、C549、C5402、C5410和C5420中程序存储器可以扩展。 指令系统 单指令重复和块指令重复操作。 块存储器传送指令。 32位长操作数指令。 同时读入两个或3个操作数的指令。 并行存储和并行加载的算术指令。 条件存储指令。 从中断快速返回指令。 总线结构 增强型的哈佛结构： 包括8条16bit宽度的总线，其中： 一条程序总线（PB） 三条数据总线（CB、DB、EB） 四条地址总线（PAB、CAB、DAB、EAB） 4.2 中央处理单元（CPU） 40bit的ALU，其输入来自16bit立即数、16bit来自数据存储器的数据、暂时存储器、T中的16bit数、数据存储器中两个16bit字、数据存储器中32bit字、累加器中40bit字 2个40bit的累加器，分为三个部分，保护位（39～32bit）、高位字（31～16bit）、低位字（15～0bit）；1个指数译码器，占用1个周期 桶型移位器，可产生0到31bit的左移或0到16bit的右移 17×17bit的乘法器 40bit的加法器 比较、选择和存储单元CSSU、2个地址产生器DAGEN、程序地址产生器PAGEN 1．算术逻辑单元（ALU）和累加器 TMS320C54x使用40位算术逻辑单元（ALU）和两个40位累加器（ACCA和ACCB）来完成算术运算和逻辑运算，且大多数都是单周期指令。ALU功能框图如图2-4所示。 2．桶形移位寄存器 桶形移位寄存器的输入可以为： ①从DB获得的16位操作数； ②从DB和CB获得的32位操作数； ③从累加器A或B获得的40位操作数。 桶形移位寄存器的输出连到ALU或经过MSW/LSW（最高有效字/最低有效字）写选择单元至EB总线。 3. 乘法器/加法器单元 C54x CPU有一个1717位的硬件乘法器，与40位的专用加法器相连，可以在单周期内完成一次乘法累加运算。 乘法器的输出经小数/整数乘法（FRCT）输入控制后加到加法器的一个输入端，加法器的另一个输入端来自累加器A或B。 加法器还包括零检测器、舍入器（二进制补码）及溢出/饱和逻辑电路。 4. 比较、选择和存储单元（CSSU） 比较、选择和存储单元（CSSU）是专门为Viterbi算法设计的加法/比较/选择（ACS）操作的硬件单元。 CSSU支持均衡器和信道译码器所用的各种Viterbi算法。 5. 指数编码器 指数编码器用于支持单周期指令EXP的专用硬件。 在EXP指令中，累加器中的指数值能以二进制补码的形式（-8~31）存储在T寄存器中。 指数值定义为前面的冗余位数减8的差值，即累加器中为消除非有效符号位所需移动的位数。当累加器中的值超过32位时，指数为负值。 4.3 TMS320C54x的存储器分配 2.3.1 存储器空间 2.3.2 程序存储器 2.3.3 数据存储器 2.3.4 I/O存储器 4.3.1 存储器空间 TMS320C54x存储器由3个独立的可选择空间组成：程序空间、数据空间和I/O空间。 程序存储器空间包括程序指令和程序中所需的常数表格； 数据存储器空间用于存储需要程序处理的数据或程序处理后的结果； I/O空间用于与外部存储器映象的外设接口，也可以用于扩展外部数据存储空间。 4.3.1 存储器空间 C54x的存储空间可达192K16bit字，64K程序空间，64K数据空间，64KI/O空间 在一个机器周期内，C54x可以执行4条并行存储器操作：取指令，两操作数读，一操作数写 使用片内存储器有三个优点：高速执行（不需要等待），低开销，低功耗 复位后，中断矢量表位于程序区FF80H位置，可重新定位于程序空间任何一个128字的页面 4.2.2 程序存储器 通过MP/和OVLY位的设置，可以实现对片内存储器（ROM、RAM）的配置，即哪些片内存储器映象在程序存储器空间。 器件复位时，复位、中断和陷阱中断的向量映象在地址FF80H开始的程序存储器空间。然而