互连时序模型和布线长度分析.PDFVIP

互连时序模型与布线长度分析 高速数字电路互连时序模型与布线长度分析 高速电路设计领域 ，关于布线有一种几乎是公理的认识 ，即 “等长”走线 ，认为走线只要等 长就一定满足时序需求，就不会存在时序问题。本文对常用高速器件的互连时序建立模型 ， 并给出一般性的时序分析公式。为体现具体问题具体分析的原则 ，避免将公式当成万能公式 ， 文中给出了MII、RMII、RGMII和SPI的实例分析。实例分析中，结合使用公式分析和理 论分析两种方法 ，以实例证明公式的局限性和两种方法的利弊。本文最后还基于这些实例分 析，给出了SDRAM和 DDRSDRAM等布线的一般性原则。 本文通过实例指明时序分析的关键在于 ：对具体时序理解透彻的基础上 ，具体问题具体分析 ， 不能一味的套用公式，更不是通过走线的等长来解决时序问题。 1.典型高速器件互连时序模型 图1给出通用高速器件互连接口简化模型。图中 ，左侧虚线框表示通信器件双方的主控端。 常见的实际情形有 ：SDRAM控制器、SPI主控制器等。经过适当的演化 ，基于本模型很容 易得到I2C主控端、MII接口的TX组模型、RMII共享时钟模型以及 DDR控制信号与地址 信号的互连模型等。右侧虚线框表示通信中的被动端。本模型中 ，数据是双向的 ，但是时钟 是单一方向。简单地说 ，就是时钟单一方向发送 ，数据双向传递。这个特点是本模型的适应 场景。 图1简化的器件互连模型 图2是基于本模型的数据写时序关系图。图中 ，T0表示主控端内部时钟发生器CLK发出的 时钟到达触发器Q1时钟输入端的延时；T1表示触发器Q1接受到时钟后到Q1输出端出 现数据的延时 ；T2表示主控端内部时钟发生器CLK发出的时钟到主控端外部时钟输出引脚 的延时；T3表示内部触发器Q1输出的数据到达主控端外部数据输出引脚的延时。通常， 半导体制造商不会给出T0-T3这些参数，通常会给出一个用于反映这些参数最终等价效果 的参数 ，即主控端外部数据引脚上出现数据时相对于外部时钟引脚出现时钟信号的延时 ，这 里记为Tco. 图2数据写时序图 时序分析最关心的参数是信号到达接受端的最终建立时间和保持时间是否符合器件要求。这 里将建立时间和保持时间分别记为Tsetup和Thold.Tflt-clk和Tflt-data分别表示时钟信 号和数据信号的飞行时间 ，即他们在对应走线上的延时。Tjitter-clk和Tjitter-data分别代 表时钟信号和数据信号上的抖动时间。 器件的建立时间和保持时间是通过描述器件外部的时钟引脚和数据引脚上的时序关系来反 映器件内部相关的时序延时和相关目标逻辑时序关系的集总参数。信号从器件的引脚到内部 目标逻辑存在一定延时，同时内部逻辑需要最终的建立和保持时间，综合器件内部的这些需 求，最终得到器件对外的时序要求。 分析图2中时钟信号和数据信号的相互关系，可以发现：由于Tco的存在，如果器件间的 时钟和数据走线等长 ，则在接收端 ，用于发送时间的边沿不能用于数据的采样。为了在接收 端对数据进行正确采样 ，必须调整时钟和数据走线的关系 ，有两种方法 ：第一 ，时钟走线长 于数据走线 ，使得数据飞行时间较时钟短。此时 ，在接收端仍然可以使用产生数据的时钟沿 采样数据 ；第二 ，数据走线比时钟长 ，使得数据飞行时间较时钟长。此时 ，可以使用使用产 生数据时钟沿的下一个上升沿采样数据。 实际工程中 ，设计人员一般使用第二种方法并希望对于数字系统的建立时间和保持时间都留 有一定裕量，因此我们可以得出下列公式，即建立时间公式： （Tsetup ）min+ （Tco）max+ （Tflt-data-Tflt-clk ）max+Tjitter-clk+Tjitter-data （Thold ）min（2） 很显然，Tco、Tflt-data、Tflt-clk中，Tco是器件的固有参数，Tflt-data和Tflt-clk取决 于对应的 PCB走线长度和走线层等。如果Tflt-data和Tflt-clk的差过小 ，则导致数据的保 持时间不足；如果过大，则会使得建立时间不足。因此，Tflt-data和Tflt-clk的差存在上 限和下限双重限制。 图3数据读时序图 图3是基于本模型的数据读时序关系图。图中参数含义与前述相同。需要注意的是：在读 关系中 ，时钟首先需要从主控端传到从端 ，待从端发出的数据回到主控端后 ，才能由