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VHDL 语言与数字系统EDA 设计 学院： 研究生院 学号： 1200030066 姓名： 李 磊 提交时间： 2013 年6 月25 日 VHDL 语言与数字系统设计 目 录 第一部分 实 验 3 1.1 实验一：计数器和译码器的设计 3 1.2 实验二：两位加法器和两位BCD 计数器的设计 9 1.3 实验三：8×8 位RAM 数据读写测试 12 1.4 实验四：UART 串行通信的发送接收模块的设计 15 1.5 实验五：1/100s 计时器的设计23 第二部分 作 业 35 2.1 作业一：读程序填空 35 2.2 作业二：时钟事件计数器的设计 36 2.3 作业三：四阶移位寄存器的设计 38 - 2 - VHDL 语言与数字系统设计 第一部分 实验 1.1 实验一 1. 实验目的 了解和学习VHDL 语言的编写，以及简单组合逻辑和时序逻辑的实现，并学 习使用EDA 软件（Quartus II 9.0 ）进行代码编写、仿真、分析。同时综合生 成RTL 电路图、逻辑结构图和时序波形图。 初步掌握IF 语句和CASE 语句的特点。了解GENERATE 语句的结构。 2. 实验内容 1) 用IF 语句设计一个四-十六译码器 2) 用CASE 语句设计一个四-十六译码器 3) 用GENERATE 语句构造一个串行的十六进制计数器 3. 实验方案 1）IF 语句设计四-十六译码器 四-十六译码器的外部接口如下图所示： 图1.1 四-十六译码器外部接口图 四-十六译码器有4 个二进制输入端a3、a2、a1、a0 和16 个输出端y15—y0 。 3 个选通端口g1 、g2a 和g2b 。只有在g1=1,g2a=0,g2b=0 时，译码器才正常工 作。 IF 语句设计四-十六译码器，经综合器综合生成的RTL 框图如下： - 3 - VHDL 语言与数字系统设计 图1.2 IF 语句综合的四-十六译码RTL 框图 2 ）CASE 语句设计四-十六译码器 接口和图1.1 接口完全一致。但经综合器综合后生成的RTL 框图却有很 大区别。 图1.3 CASE 语句综合的四-十六译码RTL 框图 3 ）十六进制计数器 十六进制计数器外部接口如下图所示 图1.4 十六进制计数器外部接口 Clk 为计数时钟，clr 为清零，输出端为q 。本实验先设计一个D 触发器， - 4 - VHDL 语言与数字系统设计 即dffr 为已生成的原件，然后利用 GENERATE 来循环生成串行连接的四个 触发器，每个触发器的输出q 为计数值的一位，最终四位组成一个十六进制 的计数器。经综合器综合生成的RTL 图如下。 图1.5 十六进制数器RTL 框图 4. 仿真结果（Qua