武汉纺织大学2011年计算机组成原理期末试卷.docVIP

计算机专业09级 （120分钟） 1 题号 一 二 三 四 五 六 总分 得分 单项选择题（10×2=20分） 已知X为整数，且[X]补 =则X的十进制数值是______。A、+155 B、–101 C、–155 D、+101 计算机中，通常用_____ 来存放访问存储器的地址。A、指令寄存器 B、地址寄存器C、程序计数器 D、数据寄存器 某SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为_____。A、64，16 B、16，64 C、64，8 D、16，16 主存贮器和CPU之间增加ache的目的是_____。A、解决CPU和主存之间的速度匹配问题B、扩大主存贮器容量C、扩大CPU中通用寄存器的数量D、既扩大主存贮器容量，又扩大CPU中通用寄存器的数量 在单级中断系统中，CPU一旦响应中断，则立即置_____标志，以防本次中断服务结束前同级的其他中断源产生另一次中断进行干扰。A、中断允许 B、中断请求 C、中断屏蔽 D、中断保护 运算器的核心部件是____。A、算术逻辑单元ALU B、多路选择器C、通用寄存器 D、输出三态门 微程序控制器中，机器指令与微指令的关系是_____。A、每一条机器指令由一条微指令来执行B、每一条机器指令由一段微指令编写的微程序来解释执行C、每一条机器指令组成的程序可由一条微指令来执行D、一条微指令由若干条机器指令组成 指令周期是指 。A、CPU从主存取出一条指令的时间 B、CPU执行一条指令的时间 C、CPU从主存取出一条指令加上CPU执行这条指令的时间 D、时钟周期时间 多总线结构的计算机系统，采用_____方法，对提高系统的吞吐率最有效。A、多端口存贮器 B、提高主存的速度 C、交叉编址多模块存贮器 D、高速缓冲存贮器 周期挪用方式常用于______方式的输入/输出中 。A、DMA B、中断 C、程序传送 D、通道 填空题(每小题2分，共10分) 常用的I/O方式中， 是完全由软件实现I/O 操作的方式。 CPU从主存取出一条指令并执行该指令的时间叫做 ，它一般包含若干个 ，而后者一般又包含有若干个时钟周期。 总线是构成计算机系统的互连机构，是多个 之间进行数据传送的 通道。 Cache是一种 存储器，是为了解决CPU和 之间 上不匹配而采用的一项重要硬件技术。 总线的仲裁方式包括 仲裁和 仲裁。 简答题(每小题5分，共15分) 总线的数据传送过程大到分哪几个阶段？说明同步定时的优缺点。 简述浮点加法运算的一般步骤。 简述外部中断处理的一般流程。 计算题(每小题8分，共24分) 假设CPU执行某段程序时，共访问Cache 2000次，访问主存50次。已知Cache的存取周期为50ns，主存的存取周期为200ns。求Cache主存系统的命中率效率和平均访问时间。 设浮点数字长为16位，其中阶码为5位(含1位阶符)， 尾数为11位(含1位数符)， 写出对应的浮点规格化数的原码形式补码形式反码形式阶码用移码尾数用补码的形式。 个磁盘组共有11片，每片有203道，数据传输率为983040Bps， 磁盘组转速为3600rpm。假设每个记录块有1024B，且系统可挂16台这样的磁盘机。计算该磁盘组的总容量。  分析题(共21分) 某16位机指令格式如下，试分析指令格式及寻址方式的特点。(5分) 15 10 8 7 4 3 0 OP ____ 源寄存器 变址寄存器 位移量(16位)  某机中，已知配有一个地址空间为0000H~3FFFH的ROM区域，现在再用8K×8b的RAM芯片形成16K×8b的RAM区域，起始地址为8000H。假设RAM芯片有/CS和/WE信号控制端，CPU的地址总线为A15 — A0，数据总线D7 — D0，控制信号为R/W， /MREQ。要求：画出地址译码方案并将ROM和RAM与CPU连接。(11分) 一条16位机的双字长直接寻址的子程序调用指令CALL，其第一个字为操作码和寻址特征，第二个字为地址码5000H。假设PC当前值为2000H，SP的内容为0100H，栈顶内容为2746H，存储器按字节编址，而且进栈操作是：先(SP) –Δ→SP，后