四路数字赛抢答器.docVIP

南 京 晓 庄 学 院 综 合 电 子 设 计 报 告  设计题目：四路数字竞赛抢答器的设计与实现 学生姓名： 学 号： 专 业：电子信息科学与技术 所在院系：物理与电子工程学院 指导教师： 时 间：2012年10月至2012年12月 目录 目录 - 1 - 1、设计目的 - 2 - 2、设计要求 - 2 - 3、设计方案 - 2 - 3.1 总体设计 - 2 - 3.2 系统的硬件电路设计及原理分析 - 3 - 4、 系统单元电路模块功能分析 - 4 - 4.1 抢答模块及主要功能分析 - 4 - 4.2 倒计时显示模块主要功能分析 - 5 - 4.3 单稳态触发电路模块主要功能分析 - 6 - 4.4 时基电路模块功能分析 - 6 - 5、 元件清单 - 7 - 设计心得 - 7 - 参考文献 - 8 - 1、 图3-1 四路竞赛抢答器原理框图 3.2 系统的硬件电路设计及原理分析 本电路原理图如图3-2所示，其原理是：当任意一路抢答按钮按下时，八D锁存器74LS373（IC1）工作，与输入端相对应的输入输出为低电平，则LED1~LED4中与输入对应的那路发光二级管（LED）发光指示并发出声音提示。锁存器输出的低电平经8~3八位优先编码器74LS148（IC2）编码输出的A0~A2成为与输入信号相对应的三位二进制码，而8~3八位优先编码器74LS148（IC2）15脚的输出电平由低变高，输入到七段译码驱动器74LS47（IC3）的二进制码在其4脚为高电平时输出的译码信号驱动七段LED数码显示器显示与抢答按钮相对应的那一路数字。另外，8~3八位优先编码器74LS148（IC2）的15脚输出的高电平不仅使IC4-1 10脚输出至IC1 11脚的信号翻转为低电平，从而锁存了八D锁存器74LS373（IC1）的状态；而且还使振荡器NE555（IC6）的3脚输出触发脉冲至四位二进制同步可逆计数器74LS193（IC7）进行减计数，该四位二进制码的信号经由七段译码驱动器74LS47（IC8）显示出来；当倒计时结束时，自动清零，声音提示结束。 图3-2 四路竞赛抢答器原理图 系统单元电路模块功能分析 4.1 抢答模块及主要功能分析 抢答电路如图4-1所示,它主要由锁存器74LS373、8~3优先编码器74LS148 图4-1 抢答电路 锁存器74LS373其主要功能有： (1) OE :输出使能，低电平有效； OE=1时，三态门关闭，输出呈高阻状态。 (2) G :数据锁存控制端； G=1时，锁存器输出端同输入端； G由‘1’到‘0’时，数据输入锁存器中。 8~3优先编码器74LS148其主要功能有： (1)EI :选通输入端，低电平有效； (2)GS : 宽展端，低电平有效； (3)EO ：选通输出端，高电平有效； (4)A0~A2 :编码输出端，低电平有效；