数字跑表 简介.docVIP

基于FPGA的数字跑表设计 电子信息工程 刘洋 指导老师：吴蓉 教授 摘 要 跑表在体育竞赛中有着广泛的应用于测量较短且较精确的时间。本文分析了体育用跑表的设计原理及设计的具体过程。将跑表分为个模块分频模块、控制模块、计时模块和显示模块。跑表由各个模块通过合理的连接关系来实现各模块及跑表功能最终都由VHDL语言来描述。VHDL语言编写一个具有“毫秒、 秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时。数字跑表的显示可以通过编写数码管显示程序来实现，借助Altera公司开发的EDA工具MAX+plus Ⅱ作为编译、仿真平台并利。关键词跑表VHDL语言MAX+plus Ⅱ 一、设计的背景 20世纪末电子技术获得了飞速的发展在其推动下现代电子产品几乎渗透了社会的各个领域有力地推动了社会生产力的发展和社会信息化程度的提高同时也使现代电子产品性能进一步提高产品更新换代的节奏也越来越快。VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。 设计的内容 通过分析设计题目中数字跑表的功能，我查阅了相关书籍和资料，思考数字跑表主要需在EDA软件平台上利用硬件描述语言VHDL语言设计,以MAX+PLUS II软件作为开发平台,进行数字跑表各模块设计思路和大体的设计流程并进行了程序仿真。确定模块后进一步确定需要用到哪些器件。首先，对于要实现的暂停、启动功能和重新开始功能，需要有一个控制模块完成相关控制。其次，由于需要获得一个100HZ的时钟脉冲，要用到一个分频模块。将所提供的频率转换为100HZ即数字跑表百分秒的频率。再次，是计时模块，完成跑表的百分秒、秒和分钟的计时功能。最后一部分则是显示模块完成时间的显示。以下详细讲解设计过程，根据要求，将设计分成四个模块： 1、控制模块：使跑表具有启动、暂停及重新开始的功能； 2、分频模块：对实验箱所提供的频率转换为本设计所需要的为1000HZ的时钟脉冲； 3、计时模块：进行时间的计时，同时从计时器得到当前时间输出给显示模块； 4、显示模块：时间显示。 以上分析了数字跑表的功能确定了数字跑表的主要功能块、内部连接关系。各模块的连接如图1所示。 三．各模块设计 （一）控制模块 控制模块完成启动暂停键的功能。当启动暂停键K=0时，表示按键按下，当K=1时表示按键松开 。 根据设计要求 ：按键按下为启动（此时K=0),松开时开始计时（此时k=1),按键再按下是停止计时（此时K=0），松开时计时数据保持（此时k=1)。 控制模块的波形仿真图如下2所示。 图2 控制模块的波形仿真 由3-1图可以看出当开关K按下时（K=0）状态由S0转化为S1，当开关K松开时（K=1），状态由S1转化为S2，即开始计时。当开关K再次按下时（K=0），状态由S2转化为S3，当开关K松开时（K=1），状态由S3转化为S0，即处于保持状态。 （二）分频模块 分频模块可以由十进制计数器完成。分频模块波形仿真如图3所示。 图3 分频模块波形仿真 clk是1khz的时钟输入信号，clr是时钟清零输入信号，en是计数器使能输入端。q为计数输出端，作为分频器时输出端q不能 使用。C10是计数器的进位端，作为分频器的输出. 图4计时模块波形仿真 （三）计时模块 由设计要求可知计时范围为0分0.00秒至59分59.99秒，因此计时模块可以由十进制和六进制计数器组成。计时模块电路图如图5所示。 图5计时模块的电路图 在图3-3中输入端clk的频率是100hz，周期为10毫秒。msl表示毫秒的低位。 msh表示毫秒的高位, sl表示秒的低位, sh表示秒的高位, ml表示分的低位, mh表示分的低位.由计时器计时器的最大计时为59分59.99秒。 计时模块的仿真波形如图6所示。 图6 计时模块的仿真波形 在6图中，当清零信号clr为1且使能信号en为1时，计时模块开始计时，图中秒毫秒计数器的低位不能显示出来，秒毫计数器的高位计数到9后，下面出现的数字是0，即从0到9循环计数，即时钟毫秒计数器的高位计数是十进制的。当秒计数器低位为9，且秒高位为5，再出现进位脉冲的上升沿时，计数器的低位就由0变成1，即计数器的计数是六十尽职的。 （四）显示模块 显示模块