陈涛_ASIC实验_16位流水线加法器.pdfVIP

集成电路工艺实验 083000720447 陈涛 “专用集成电路设计方法实验”实验报告 16位流水线加法器的仿真、综合和布局布线 08300720447 陈涛 微电子学 上机帐号：me19 目录 “专用集成电路设计方法实验”实验报告1 实验目的2 实验步 2 1.文件准备2 2.RTL 仿真2 3.逻辑综合5 4.综合后仿真10 5.布局布线10 6.布局布线后仿真19 7.带 PAD 的布局布线20 实验结果和分析21 1.RTL 仿真21 2.逻辑综合22 3.综合后仿真24 4.布局布线25 5.布局布线后仿真26 实验心得与体会26 实验结论27 附录27 1.实验文件目录27 Page 1 of 28 集成电路工艺实验 083000720447 陈涛 实验目的 通过实验，熟悉数字专用集成电路的设计流程，包括 RTL 仿真验证、逻辑综合、布局布 线和后仿真验证。具体需要掌握的内容如下： 1. 使用 ModelSim 完成加法器的功能验证。 2. 使用 Design Compiler 完成加法器的逻辑综合，得到综合后的门级网表和延时信息。 3. 使用 ModelSim 完成加法器的综合后验证。 4. 使用 Astro 完成加法器的布局布线，得到布局布线后的网表和延时信息。 5. 使用 ModelSim 完成加法器的布局布线后仿真。 本次实验所使用的工艺库是 0.35um 标准单元库。在使用以上软件的过程中，需要掌握 图形界面（GUI ）和脚本两种使用方式。 实验步 1. 文件准备 在开始实验之前，需要准备好本次实验所要用到的文件，包括 16 位流水线加法器的 Verilog 源文件 pipeline_adder16.v ，测试文件test_pipeline_adder16.v 以及0.35um 工艺库文件， 包括仿真所使用的 Verilog 模型文件 cb35os142.v，用于逻辑综合的工艺库文件和符号文件， 以及用于布局布线的工艺文件。工艺库文件存放在/apps/EDAs/EDALib/2004.12/文件夹下。 实验的工作目录是~/asiclab/Project1 ，在此文件夹下面建立如下子文件夹。 名称 说明 library 放置用到的工艺库文件 src Verilog 源文件 sim 仿真验证的工作目录，放置测试文件和仿真脚本 syn 逻辑综合的工作目录，放置综合脚本以及综合后的输出文件 apr 布局布线的工作目录，放置布局布线脚本以及布局布线输出 文件 2. RTL 仿真 Page 2 of 28 集成电路工艺实验 083000720447 陈涛 本实验中使用 Mentor Graphics 公司的ModelSim 软件进行 RTL 仿真验证。ModelSim 有 GUI 和脚本两种使用方式，这里我们先使用 GUI 的方式进行操作。 切换工作目录到~/asiclab/Project1/sim ，在终端下输入vsim 启动软件。仿真的第一步是 建立一个新项目，点击 File-New-Projec 打开新建项目对话框。如下图设置。 完成建立项目后，需要向项目中添加文件并编译。点击“Add Existing