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一种误码检测简单设计及仿真 　　摘要：本文介绍了误码检测的工作原理，提出一种基于FPGA的误码测试设计方案，并对仿真结果进行分析说明。 　　关键词：误码检测；FPGA；序列同步 　　中图分类号：TP311文献标识码：A文章编号：1009-3044(2007)18-31654-01 　　A Simple Design and Simulation of Bit Error Test 　　YAN Shu,PENG Hong-jing 　　(Academy of Electronice Engineering,Jiujiang university,Jiujian 332005,China) 　　Abstract:This paper introduces the theory of the bit error rate test,a bit error test design based on high performance FPGA chip is presented. The simulation result is given finally and analysed. 　　Key words:bit error test;FPGA;sequence synchronization 　　 　　1 引言 　　 　　EDA技术是现代电子技术的核心。它以EDA软件工具为开发环境，采用硬件描述语言，以可编程器件为实验载体，可实现源代码编程、自动逻辑编译、逻辑简化、逻辑分割、逻辑综合、布局布线、逻辑优化和仿真等功能，并以ASIC、SOC芯片为目标器件，是以电子系统设计为应用方向的电子产品自动化的设计技术。EDA技术可把数字通信技术、微电子技术和现代电子设计自动技术结合起来，实现了硬件设计软件化，提高了数字通信系统设计的效率，降低了成本。本文利用EDA技术提出了一种基于FPGA的误码测试设计方案。 　　 　　2 误码检测工作原理 　　 　　从逻辑上看误码检测的工作过程大致可以分成以下几个步骤：发送部分的作用是发出标准的数据信号，这个标准的数据信号就是一组组的标准数据代码，并使其通过待测通信系统构成的信道；接收部分从收到的码流中提取位同步信号并产生与发端同频同初相的代码序列，将收到的数据流与本地产生的数据流逐位比较，并进行误码统计，根据误码码元数和接收到的总码元数，计算出相应的误码率，并输出误码显示。其过程如图1所示。 　　图1 数据对比原理图 　　从图中可以看到，从信道传递到接收机的序列通过异或门与接收机产生的序列进行对比，若相同，则输出为“0，若不同，则输出为“1并计为1个误码，从而得到准确的误码数或误码率。 　　 　　3 设计思路 　　 　　误码检测整体框图如图2所示。比较器接收伪随机序列产生的串行序列并进行比较，比较结果送入同步保护与控制电路，若误码过多，则启动时钟停扣电路，使本地伪随机序列产生器等待，直到两序列同步为止。 　　图2 误码检测整体框图 　　 　　4 各模块设计 　　 　　本设计所有模块功能使用VHDL语言编程实现，整体设计模块如图3所示。 　　图3 误码检测器接收端组成框图 　　图3所示为误码检测器接收端组成框图。图中误码统计与门限检测模块WUMATONGJI，并行输入与状态控制模块BXSHRYUZH，状态并行比较模块ZHUANGTAIBINGXIN，连1状态计数与输出控制模块LIAN1JISHU共同组成同步保护电路。各部分功能说明如下。 　　(1)移位寄存与串并转换模块YWYCHB:在时钟clk控制下,将接收的串行序列INP转换成串行输出Q与并行输出B0～B3,分别送入逐位比较模块ZHWBJJC和并行输入与状态控制模块BXSHRYZH. 　　(2)误码统计与门限检测模块WUMATONGJI:在时钟的节拍下，对误码脉冲EN计数，同时对时钟脉冲进行计数。若误码个数占时钟个数的30% 以上，则认为误码率很高，说明系统两序列的状态不同步，此时门限检测器将输出低电平，需要进行同步有哪些信誉好的足球投注网站。若误码个数占的比例较低，则输出高电平，说明此时系统已状态同步，不再进行同步有哪些信誉好的足球投注网站。 　　(3)并行输入与状态控制模块BXSHRYUZH:当控制端EN为“0”时，该模块照原样将两组并行输入信号送到输出端A00～A33,B00～B33,为“1”时，将所有输出信号置“0”。这时状态比较模块ZHUANGTAIBINGXIN的所有输入信号都电位相同并输出高电平，以表示系统已同步，进入同步保护状态。 　　(4)连“1”状态计数模块LIAN1JISHU:该模块的功能有两个：一是对状态比较模块输出的连“1”状态进行计数，当计数量达到设置值时，计数模块输出信号OUTP为“1”，并控制并行输入与