数电第6章 节 中规模集成时序逻辑电路.pptVIP

集成电子技术基础教程;第6章 中规模集成时序逻辑电路;3.6.3 中规模集成计数器;十进制可逆计数器74LS192;二、利用单片中规模集成计数器 实现N进制计数;【例】;【例】;在正常计数时，置数端 (或 )应在低（或高）电平。 计数器从初始数据开始计数 （初始数据从数据输入端 D 预置入计数器）。 当计数到某个（人为设定的）数据时， 置数端有效，计数器置数为初始数据， 然后置数端又自动回到无效状态，计数器重新开始计数。 反馈置数法的一般设计方法 画出状态转移图，判断是否满足反馈置数法条件； 根据同步或异步置数，决定反馈状态； 画出反馈回路。;【例3.6.2】;【例】;【例3.6.3】;【例】;式中Q（1）表示最后态（同步）或再下一态（异步）代码中取值为1的各Q。;多次置数法;【例3.6.4】;1;三、实现大容量计数器;片间连接方式;【例】;???例3.6.6】;四、实现一般时序逻辑电路;将10个状态按要求的输出序列1100110001译码， 得到序列输出逻辑函数Z。;【例3.6.8】;3.6.4 低密度时序型PLD器件简介;GAL16V8器件特点;GAL16V8器件电路图;OLMC单元的结构;OLMC的工作模式有5种，它由结构控制字中的主要由可编程系数SYN（对OLMC单元12和单元19而言）、AC0、AC1（n）、AC1（m）和XOR（n）的状态决定 ;②专用组合型输出结构： SYN=1，AC0=0，AC1=1;输出三态门由第一乘积项选通，输出信号同时反馈到“与”逻辑阵列的输入线上。;④寄存器输出结构： SYN=1，AC0=0，AC1=1;⑤乘积项控制输出组合型结构： SYN=1，AC0=0，AC1=1 ;习题;题3.4.14;A;S1;令数据选择器三位地址： ;题3.5.5 试写出图示各触发器的次态逻辑函数表达式。 ;题3.5.10;题3.5.13;题3.5.20 已知某同步时序电路如图所示， 试问：; 写出各触发器的状态方程后，用填卡诺图的方法，得出结论。下面用写出各触发器状态方程后，依次设定初态计算法为例： ;依次设定初态，计算出次态如下： 初态设定从Q2n Q1n Q0n =000开始， Q2n Q1n Q0n =000→001→010→011→100→001;（2）电路能够自启动。;题3.5.21 已知某异步时序电路如图所示，试问：;依次设定初态后，计算求得结果如下： ;题3.5.28 用JK触发器和与非门设计一个“110”序列脉冲检测器。;1、逻辑抽象，画电路的状态转换图;3、状态编码;输入X;题3.6.2;Si;题3.6.5;解：（1）因为74HC193是异步清“零”，又因S10= Q3Q2Q1Q0 =1010，所以应该用1010状态将计数器置成0000，然后再重新开始计数。 所以连接电路为： ;（2）反馈置数法也是异步实现的，因此将余3码的最小数Q3Q2Q1Q0=0011从数据输入端输入，将最大数Q3Q2Q1Q0=1100加1后作为置数控制，因此控制状态应该是Q3Q2Q1Q0=1101，即置数控制逻辑关系为： ; （3）对减法计数器，只能用反馈置数法实现，而不能用反馈清零法。因为减法是要从某一个数开始相减的，该数据只能预置入计数器中，反馈清零无法将某一数据置入。8421BCD的十进制减法计数器将最大数Q3Q2Q1Q0=1001从数据输入端置入，控制逻辑用Q3Q2Q1Q0=1111（因为减到“0000”后再来一个CP脉冲计数器状态先出现1111，利用该状态将Q3Q2Q1Q0=1001置入，然后开始减法。所以控制逻辑有： 连接的电路为： ;;题3.6.6 ;解：(1)电路是异步清除，所以，当计数器计至0111时，应使 =0，计数器清“0”，然后重新开始计数。所以电路图为： ;(2) 余3码的7进制加法计数时的状态转换图如下： ;(3) 由于74LS161只能作加法计数，要实现000→111→000加法/减循环计数时，其输出可采用受控异或门的功能实现，变换电路真值表如： ;END