实验三 加法器的设计与仿真 实验报告.docVIP

实验 加法器的设计与仿真 一、实验内容1．用VHDL语言设计全加器2．利用设计的全加器组成串行加法器3．用VHDL语言设计并行加法器。 1．全加器 用途：实现加操作 逻辑图 c.真值 X Y CIN S COUT 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 d. VHDL程序 library ieee; use ieee.std_logic_1164.all; entity f_adder is port( x,y,cin:in std_logic; s,cout :out std_logic ); end entity f_adder; architecture bhv of f_adder is begin s=x xor y xor cin; cout=(x and y)or(x and cin)or(y and cin); end architecture bhv; e. 波形图： 2．四位串行加法器 逻辑图3．742834位先行进位全加器（4-Bit Full Adder） 逻辑框图 b.逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。 d. 波形图