2012_2013电子科技大学数字系统EDA技术试韄1.docVIP

电子科技大学2012-2013学年第 2 学期期 末 考试 卷 课程名称： 数字系统EDA 技术 考试形式： 一页纸开卷 考试日期： 2013年 5 月 29 日 考试时长： 120 分钟 课程成绩构成：平时 10 %， 期中 %， 实验 30 %， 期末 60 % 本试卷试题由 五 部分构成，共 8 页。 题号 一 二 三 四 五 合计 得分 一、单项选择题（共20分，共10题，每题2分） 1．现场可编程门阵列的英文简称是（ ）。 A. FPGA B. PLA C. PAL D. PLD 2．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（ ）。 A. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 B. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试； C. 原理图/HDL文本输入→功能仿真→综合→编程下载→适配→硬件测试； D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 （ ）。 A. 敏感的 B. 只能用小写 C. 只能用大写 D. 不敏感 4．下列关于信号的说法不正确的是（ ）。（ ）。（ ）。A. if clk’event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then D. if clk’stable and not clk = ‘1’ then 7．在一个VHDL设计中，idata是一个信号，数据类型为integer，数据范围0 to 127，下面赋值语句正确的是（ ）A. idata := 32; B. idata = 16#A0#; C. idata = 16#7#E1; D. idata := B#1010#; 8．不属于顺序语句的是（ ）9．在VHDL中，含WAIT语句的进程PROCESS的括弧中（ ）加敏感信号，否则是非法的。 A. 可以B.不能C. 必须D. 有时可以 10（ ）。1．在下面横线上填上合适的语句，完成数据选择器的设计。 library ieee; use ieee.std_logic_1164.all; entity mux16 is port( d0, d1, d2, d3: in std_logic_vector(15 downto 0); sel: in std_logic_vector( downto 0); y: out std_logic_vector(15 downto 0)); end; architecture one of mux16 is begin with select y = d0 when 00, d1 when 01, d2 when 10, d3 when ; end; 2．在下面横线上填上合适的语句，完成4-2优先编码器的设计。 library ieee; use ieee.std_logic_1164.all; entity code4 is port(a,b,c,d : in std_logic; y0,y1 : out std_logic); end code4; architecture art of code4 is signal ddd:std_logic_vector( downto 0); signal q:std_logic_vector(1 downto 0); begin ddd= ; process( ) begin if (ddd(0)=0) then q = 11; elsif (ddd(1)=0) then q = 10; elsif (ddd(2)=0) then q = 01; else q = 00; end if; end process; y1=q(1); y0=q(0); end art; 三、程序改错题。改正下列程序中的错误，并简要说明每个错误的原因。（共12分，共3题，每题4分） 1．三态门电路 entity 1 is port(en,din:in bit; dout:out bit); end ex1; architecture art of ex1 is begin process(en,din) begin if