第3章_FPGA结构与配置02.pptVIP

查找表的基本原理 查找表的基本原理 FPGA中的嵌入式阵列（EAB） 可灵活配置的RAM块 用途 实现比较复杂的函数的查找表，如正弦、余弦等。 可实现多种存储器功能，如RAM，ROM，双口RAM，FIFO，Stack等 灵活配置方法：256×8，也可配成512×4 LE内部结构 CPLD与FPGA的区别 FPGA与CPLD的区别 FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。 CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的必威体育官网网址。 FPGA与CPLD的区别 FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个LUT结合起来实现。 CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。 FPGA与CPLD的区别 FPGA为细粒度结构。FPGA内部有丰富连线资源，LAB分块较小，芯片的利用率较高。 CPLD为粗粒度结构。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线。 因此CPLD利用率较FPGA器件低。 FPGA与CPLD的区别 FPGA为非连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。 CPLD为连续式布线。 CPLD每次布线路径一样，连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连，消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。 PLD器件的命名与选型 EPM7 128 S L C 84－10 EPM7：产品系列为EPM7000系列 128：有128个逻辑宏单元 S：电压为5V，AE为3.3V，B为2.5V L：封装为PLCC，Q代表PQFP等 C：商业级（Commercial）0～70度， I：工业级（Industry），－40～85度 M：军品级（Military），－55～125度 84：管脚数目 10：速度级别 管脚的定义 特殊功能的管脚 电源脚VCC和GND，VCC一般分为VCCINT和VCCIO两种 JTAG管脚：实现在线编程和边界扫描 配置管脚（FPGA）：用于由EEPROM配置芯片 信号管脚 专用输入管脚：全局时钟、复位、置位 可随意配置其功能为：输入、输出、双向、三态 边界扫描测试技术BST－－Boundary Scan Test 据IEEE1149.1标准JTAG，用于解决大规模集成电路的测试问题。 现在新开发的可编程器件都支持边界扫描技术，并将其作为ISP接口。 在DSP开发和嵌入式处理器的开发中应用得非常广泛。 一般不能必威体育官网网址 可加密 必威体育官网网址性 EAB，锁相环 － 其他资源 能完成比较复杂的算法 完成控制逻辑 使用场合 Look－up Table Product－term 内部结构 触发器资源丰富 组合电路资源丰富 资源类型 快 慢 速度 SRAM，外挂EEPROM 内部EEPROM 程序存储 高 低 集成度 FPGA CPLD FPGA/CPLD多电压兼容系统 内核电压 3.3V、 2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 输入 输出电位 标准 Vccio 资料来源：美国Altera公司 5.0 V 3.3 V 2.5 V 1.8 V 初始设计百分比 FPGA/CPLD不同芯核电压器件流行趋势 3.5 FPGA/CPLD测试技术 边界扫描测试技术主要解决芯片的测试问题。 20世纪80年代后期，对电路板和芯片的测试出现了困难。随着IC密度的提高，IC的引脚也变得越来越密，测试带来困难。如TQFP封装，脚间距仅有0.6mm，放不下一个探针。 边界扫描测试BST（Boundary Scan Testing） 是针对IC密度及I/O口数增加，信号注入和测取难度越来越大而提出的一种新测试技术。 是由联合测试活动组织（JTAG）提出来的，后来IEEE对此制定了测试标准，称为IEEE1194.1。 BST结构可以在器件（必须是支持JTAG技术的ISP）正常工作时进行。 FPGA/CPLD测试技术 器件的边界扫描单元能够迫使逻辑追踪引脚信号，或者是从引脚，器件核心逻辑信号中捕获数据。 强行加入的测试数据，串行的移入边界扫描单元，捕获的数据串行的移出，并在器件外部同预期的结果进行比较。如（图3－41）。