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第十三章 Pentium微处理器 张萍 周杰英 中山大学信息科学与技术学院 2007年7月31日 13.1 Pentium微处理器概述 （1）与80X86系列微处理器完全兼容 。 （2）采用RISC型超标量结构。 （3）高性能的浮点运算器。 （4）双重分离式高速缓存。 （5）增强了错误检测与报告功能。 （6）64位数据总线。 （7）分支指令预测。 （8）常用指令固化及微代码改进。 （9）具有实地址方式、保护方式、虚拟8086方式以及具 有特色的SMM（系统管理方式）。 四、Pentium微处理器的Cache结构 Pentium的片内Cache Pentium微处理器与386不同，它是把Cache系统集成到片内，这样可以有效地减少Pentium对外部总线的访问，加快CPU处理信息的速度，提高系统的性能。同时，为了减少在预取指令和数据时可能发生的冲突，提高命中率，Pentium微处理器把指令和数据分别存放在两个不同的Cache中，称为指令Cache和数据Cache。两个Cache的大小均为8KB，都各自配备一个TLB，用于快速的将线性地址转换为物理地址。在Pentium系统内，Cache与主存之间的映射关系为双路相联方式，通过信号引脚控制片内Cache是采用通写方式还是回写方式。 Pentium的数据Cache支持U流水线和V流水线二元访问，以便支持辅助带宽和简化编译程序的指令调度算法。当访问数据Cache出现冲突时，总是先让U流水线访问数据Cache，让V流水线的访问暂停一个时钟周期。 1、地址线及控制信号 2、数据线及控制信号 3、总线周期控制信号 4、Cache控制信号 5、系统控制信号 6、总线仲裁信号 7、检测与处理信号 8、系统管理模式信号 9、测试信号 10、跟踪和检查信号 简介 13.1 Pentium微处理器概述 13.2 Pentium微处理器体系结构 13.3 Pentium微处理器的信号引脚及时序 13.4 Intel系列微处理器的技术发展 流水线：在CPU中把一条指令分解成多个可单独处理的操作，这些操作称为段（segment）或站（stage），每个段由一个输入锁存器和一个处理电路组成，时钟信号同时送到各个段的输入锁存器。 S1 L 处理 电路 S2 L 处理 电路 Sk L 处理 电路 输入 输出 ... 时钟 Pentium微处理器新技术 80486的指令分PF、D1、D2、EX、WB五个操作步骤 0 1 2 3 4 5 6 8 7 时间 i1 PF D1 D2 EX WB PF D1 D2 EX WB PF D1 D2 EX WB PF D1 D2 EX WB i2 i3 i4 流水线使一条指令需要顺序地经过多个站的处理才能完成，但是前后相连的几条指令可以依次流入流水线中，在多个站间重叠执行，因此可以实现指令的并行处理。 流水线 超标量：配置多个执行部件和指令译码电路，能同时执行多条指令。 Pentium由三个执行单元组织而成，两个执行整型指令（U流水线和V流水线），一个执行浮点指令 Pentium可同时执行两条整型指令，和一条浮点指令 超标量 ②Pentium微处理器的整数流水线 五个阶段的整数流水线 PF(预取)：处理器从代码cache中预取指令 D1(译码阶段1)：处理器对指令译码确定操作码和寻址信息。在这个阶段还进行指令的成对性检查和分支预测 D2(译码阶段2)：产生访问存储器的地址 EX(执行)：处理器或者访问数据cache，或者利用ALU、筒型移位器或其他功能单元计算结果 WB(写回)：利用指令运行结果更新寄存器和标志寄存器 时间 i1 PF D1 D2 EX WB PF D1 D2 EX WB PF D1 D2 EX WB PF D1 D2 EX WB i2 i3 i4 0 1 2 3 4 5 6 8 7 PF D1 D2 EX WB PF D1 D2 EX WB PF D1 D2 EX WB PF D1 D2 EX WB i5 i6 i7 i8 U V U V U V U V Pentium的超标量流水线 Pentium微处理器的分支预测 Pentium处理器设置了一个分支目标缓冲器BTB(Branch Target Buffer)，根据最近执行的分支指令的历史状况动态地预测程序分支。 在BTB中，保存了条件转移指令2位的历史信息，有4种状态，11为最可能发生转移，00为最不可能发生转移。新进入BTB指令的历史信息为11，此后出现一次未发生转移的情况，则将其减1，直到减为00；而发生一次转移，则将其加1，直到为11。 如果状态为11或10，则预测为发生转移；如果状态为00或01，则预测为不发生转移 借用寄存器