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内容回顾-基本概念 逻辑电路分为两大类： 组合逻辑电路（combinational logic circuit） 时序逻辑电路（sequential logic circuit） 内容回顾-锁存器与触发器 锁存器（Latch） 根据输入，直接改变其输出（无使能端） 有使能端时，在时钟信号的有效电平之内都可根据数据直接改变其输出状态 触发器（Flip-Flop，F/F） 只在时钟信号的有效边沿改变其输出状态 内容回顾-RS锁存器 数字逻辑Digital logic 主 讲 陈利学 第十一讲 时序逻辑电路设计 本讲主要内容 RS锁存器 D锁存器 D触发器 S - R锁存器（latch） 具有使能端的S-R锁存器 D锁存器 D锁存器的功能描述 锁存器的应用 锁存器的应用 内容回顾 时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件 内容回顾 时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件 内容回顾 锁存器与触发器 触发器 只在时钟信号的边沿改变其输出状态 触发器 从功能上分 D触发器、S-R触发器、J-K触发器、T触发器 从结构上分 主从结构触发器、边沿触发器 其他类型触发器 带使能端的触发器、扫描触发器 施密特触发器、单稳态触发器 D触发器 Latch vs Flip-Flop LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY latch IS PORT ( D : IN std_logic; C : IN std_logic; Q : OUT std_logic ); END latch; ARCHITECTURE behavior OF latch IS BEGIN PROCESS (D, C) BEGIN IF C = 1 THEN q = D; END IF; END PROCESS; END behavior; LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY dff IS PORT ( D : in std_logic; clk : in std_logic; Q : out std_logic ); END dff; ARCHITECTURE behavior OF dff IS BEGIN PROCESS (clk,D) BEGIN IF clk’event AND clk=‘1’ THEN Q = D; END IF; END PROCESS; END behavior; 演示 仿真 D:\degital_logic\my_latch_test D:\degital_logic\my_dff_test 触发器的应用 数字逻辑 College of Computer Science, SWPU * 任何时刻的输出仅取决与当时的输入 任一时刻的输出不仅取决与当时的输入， 还取决于过去的输入序列 电路特点：无反馈回路、无记忆元件 电路特点：有反馈回路、有记忆元件 S Q R QL 逻辑符号 S Q R Q 逻辑符号 Q QL R S reset set 清0 置1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 S R 0 1 0 0 1 1 0* 0* Qn Qn+1 状态转移真值表 0 0 0 1 1 0 1 1 S R 维持原态 0 1 1 0 0* 0* Q QL 功 能 表 S_L = R_L = 1 1 1 1 0 0 1 0 0 S_L R_L 维持原态 0 1 1 0 1* 1* Q QL S-R锁存器功能表 电路维持原态 S_L = 1, R_L = 0 Q = 0, QL = 1 S_L = 0, R_L = 1 Q = 1, QL = 0 S_L = R_L = 0 Q=QL=1，不定状态 Q QL S_L R_L S R 清0 置1 不定 S Q R Q 逻辑符号 S R C Q QL S_L R_L 0 X X 1 0 0 1 0 1 1 1 0 1