四路智能抢答器电路.docVIP

题目： 四路智能抢答器电路 班级： 姓名： 学号： 小组成员: 日期： 2010-12-26 目录 设计目的……………………………………………(3) 设计要求………………………………….………...(3) 方案论证与比较……………………………………(4) 设计原理……………………………………………(5) 硬件制作与调试……………………………………(6) 设计小结……………………………………………(7) 参考书目….………………………………………...(8) 一、设计目的 1、通过课程设计，对数字逻辑的基本内容有进一步的了解，特别是时序逻辑电路的设计。能把所学到的数字逻辑理论知识进行实践，操作。 2、提高动手能力的同时对常用的集成芯片有一定的了解，在电路设计方面有感性的认识。 3、另外还要掌握电路原理和分析电路设计流程，每个电路的设计都要有完整的设计流程。这样才能在分析电路有良好的思路，便于找出错的原因。 二、设计要求 设计一个4路智能抢答器，具体设计要求如下： 1、抢答器同时供4名选手，分别用4个按钮S1～ S4表示。 2、设置一个系统清除和抢答控制开关S，该开关由主持人控制。 3、抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时二极管发出红灯提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 4、抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如25秒）。当主持人启动“开始”键后，定时器进行减计时。 5、选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。 6、 如果定时时间已到，无人抢答，本次抢答无效，系统报警灯并禁止抢答，定时显示器上显示00。 7、抢答器具有暂停功能，当暂停时选手禁止抢答。 三、方案论证与比较 设计的方案有以下几种： 1、电路选用优先编码器 74LS148 、锁存器 74LS373 和74LS48译码器来完成。该电路主要完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键，其按键操作无效。再由555定时器秒脉冲产生电路、十进制同步加减计数器74LS192减法计数电路、74ls47译码器和2个7段数码管即相关电路组成。两块74LS192实现减法计数，然后通过译码器显示到数码管上，其时钟信号由时钟产生电路提供。 2、方案二：各路选手抢答后产生的高低电平直接经过优先编码电路，然后经过锁存器（74LS279）、译码电路到七段数码管的同时，由555定时器秒脉冲产生电路产生的秒脉冲驱动定时电路工作，主持人开关通过控制电路来实现对整体电路的调节。 四、设计原理 1．抢答器和显示电路 设计电路如图1所示。电路选用优先编码器 74LS148 、锁存器 74LS373 和74LS48译码器来完成。该电路主要完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号（显示电路采用七段数字数码显示管）；二是禁止其他选手按键，其按键操作无效。工作过程：开关S置于清除端时，锁存器的LE端输入为“1”，停止工作。当开关S置于开始时，抢答器处于等待工作状态，74LS373的LE端为“0”，当有选手将抢答按键按下时（如按下S5），LE端变为“1”将数据锁存。在经过优先编码器和译码器将数据输入数码管显示。如有再次抢答需由主持人将S开关重新置“清除”然后再进行下一轮抢答。 2. 定时电路 该部分主要由555定时器秒脉冲产生电路、十进制同步加减计数器74LS192减法计数电路、74ls47译码器和2个7段数码管即相关电路组成。具体电路如图2所示。两块74LS192实现减法计数，然后通过译码器显示到数码管上，其时钟信号由时钟产生电路提供。 当主持人拨到“开始”时，计数器开始减法计数工作，并将时间显示在数码显示管上，当有人抢答时，停止计数并显示此时的倒计时时间；如果没有人抢答，且倒计时到“0”时，输出低电平到时序控制电路，控制报警电路报警，同时以后选手抢答无效。555的3端输出的脉冲的频率为f =0.7C(r1+2*r2) ，结合我们的实际经验及考虑到元器件的成本，我们选择的电阻值为R1=2K，R2=20K，C=33uF，代入到上式中即得 。 3. 时序控制电路 时序控制电路是抢答器设计的关键，它要完成以下三项功能： （1）主持人将控制开关拨到“开始”位置时，抢答电路和定时电路进入正常抢答工作状态。 （2）当参赛选手按动抢答键时，二极管灯亮，抢答电路和定时电路停止工作。 （3）当设定的抢答时间到，无人抢答时，二极管灯亮，同时抢答电路和定时电