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项目名称 XXX芯片详细设计 文件编号 xxxx 修订 1.1 版本记录： 版本 日期 修改者 修订内容 1.0 2010-6-22 安丰军 创建此文件 1.1 2010-7-13 安丰军 根据评审结果修改 目录 目录 - 3 - 1 XXX芯片简介 - 4 - 1.1 XXX芯片的一级模块划分 - 4 - 1.2 XXX芯片的内部功能模块结构图 - 4 - 2 一级模块一 - 5 - 2.1 功能描述 - 5 - 2.2 接口说明 - 5 - 2.3 实现说明 - 5 - 2.3.1 二级模块一： - 6 - 2.3.2 二级模块二： - 8 - 2.4 表项/寄存器设置 - 8 - 2.5 重要资源使用情况说明 - 8 - 3 一级模块二 - 9 - 4 参考资料 - 10 - 5 附录一：XXXX - 11 - XXX芯片简介 {简要介绍一下芯片研发的背景、使用环境、芯片类型等}。 XXX芯片的一级模块划分 {简要介绍一下芯片划分为几个一级模块，每个一级模块的名称、主要功能等}。 XXX芯片的内部功能模块结构图 {给出芯片的结构框图，至少细化至一级模块，并标注主要信号}。例如 图 11 RF_FPGASX50T芯片内部模块结构图 一级模块一 功能描述 {简要介绍一下该一级的主要功能}； 接口说明 表 21 一级模块一信号定义 信号名称 位宽 类型 说明 外部接口 clk_1 1 INPUT 外部输入时钟1 clk_2 1 INPUT 外部输入时钟2 rst_1 1 INPUT 外部复位信号1 interface1_sig_1 1 INPUT 外部信号1 Interface2_sig_1 1 OUTPUT 外部信号2 内部接口 inner_sig_1 1 INPUT 内部信号1 inner_sig_2 1 OUTPUT 内部信号2 {注意信号名称定义要符合《FPGA编码规范》，按照不同的组别进行信号分类}。 实现说明 {介绍一下该一级模块划分为几个二级模块，每个二级模块的名称、主要功能等，给出该一级模块的结构框图，至少细化至二级模块}。例如 图21 接收链路信号处理模块框图 二级模块一： {介绍一下该二级模块的具体实现，包括相关寄存器设置说明}。例如 表22 ADC检波控制相关寄存器表 地址 寄存器名称 寄存器格式描述 功能描述 0x184 adc_op_ctl BIT1－BIT0，Others Rsv BIT0：0-1启动写ADC检波器读操作； BIT1：ADC检波器读状态，0－空闲，1－忙状态； 0x188 adc_value BIT15－BIT0 检波器功率值 {二级模块接口定义}。例如 表23 my_power_detector接口定义 信号名称 位宽 类型 说明 clk 1 INPUT 时钟输入信号，clk_33m_in rst 1 INPUT 复位信号，rst_33m_in start 1 INPUT 功率检波启动信号 sclk 1 OUTPUT ADC7680 SPI口时钟输出 sdin 1 INPUT ADC7680 SPI口数据输入 power_data 16 OUTPUT 功率检波反馈功率值 power_data_vld 1 OUTPUT 功率检波反馈功率值有效 sync 1 OUTPUT ADC7680 SPI口片选输出 {注意信号名称定义要符合《FPGA编码规范》，按照不同的组别进行信号分类}。 {二级模块实现具体说明，包括但不限于伪码、流程图、状态机转移图、时序图、重要IP参数配置、滤波器系数等}。例如 图22 检波控制模块主要信号时序图 表24 2x，15-taps滤波器系数 A0 A1 A2 A3 A4 A5 A6 A7 A14 A13 A12 A11 A10 A9 A8 FEC9 0000 03EB 0000 F56A 0000 27A8 4000 {二级模块资源使用情况预估}。例如 发射链路的所有用IPcore实现的滤波器都可以从IPcore的资源评估中得取，共计DSP48E共计24个，而3x滤波器消耗DSP48E13个，IQ两路共计26个，所以发射链路消耗50个DSP48E。 {如果该二级模块下还有三级、四级模块，按照同样的原则表述，最多只表述到四级模块}。 二级模块二： {同二级模块一}。 表项/寄存器设置 {一级模块一的表项/寄存器说明等}。 重要资源使用情况说明 {一级模块一的资源使用情况估计，包括但不限于reg、BRAM、乘法器、时钟资源等}。 一级模块二 {同一级模块一}。 参考资料 {XXX芯片设计过程中涉及到的参考资料，需要有名称/作者/版本等}。 附录一：