RF_FPGASX50T芯片详细设计(版本号V2.13).doc

SP5203 RF_FPGASX50T芯片详细设计 文件编号 xxxx 修订 2.13 版本记录： 版本 日期 修改者 修订内容 1.3 2009-2-23 安丰军 创建此文件 1.3.1 2009-3-3 安丰军 1、芯片由XC3S1400A-4FG676C修改为XC5VSX35T-1FFG665C； 2、根据和驱动的讨论以及收发链路处理流程的讨论修改模块划分； 1.3.2 2009-3-6 安丰军 1、流程细化； 2、更改AD/DA芯片； 1.4.0 2009-6-24 安丰军 根据必威体育精装版的程序1.03修改文档； 2.12 2010-5-25 安丰军 魏江博 根据必威体育精装版的程序2.12修改文档，更名为《RF_FPGASX50T芯片详细设计》； 2.13 2010-6-22 安丰军 根据必威体育精装版的程序2.13修改文档： 修改发射功率自动校准模块衰减器分配； 细化“发射FIR滤波器组”和“接收FIR滤波器组”具体实现； FPGA芯片由XC5VSX35T更换为XC5VSX50T； 修改FLASH中“发射功率校准表”内容； 增加“GTP链路检测”部分； “附录二：内部寄存器地址分配说明”从《RF_FPGASX50T芯片概要设计》中移过来； 2.13 2010-7-13 安丰军 根据评审结果修改 目录 目录 - 3 - 1 RF_FPGASX50T芯片简介 - 11 - 1.1 RF_FPGASX50T芯片的一级模块划分 - 11 - 1.2 RF_FPGASX50T芯片的内部功能模块结构图 - 12 - 2 时钟/复位控制模块 - 13 - 2.1 功能描述 - 13 - 2.2 接口说明 - 13 - 2.3 实现说明 - 13 - 2.3.1 rst_sync模块： - 14 - 2.4 表项/寄存器设置 - 15 - 2.5 重要资源使用情况说明 - 15 - 3 LBUS控制模块 - 16 - 3.1 功能描述 - 16 - 3.2 接口说明 - 16 - 3.3 实现说明 - 16 - 3.3.1 LBUS译码模块： - 17 - 3.3.2 小数分频模块 - 19 - 3.3.3 温度监控模块 - 22 - 3.3.4 ADC检波控制模块 - 23 - 3.3.5 FLASH接口模块 - 25 - 3.3.6 SP5162时钟板I2C控制模块 - 27 - 3.3.7 SP5162时钟板本振控制模块 - 28 - 3.3.8 AD9779A控制模块 - 33 - 3.3.9 ADS62C15控制模块 - 34 - 3.3.10 SP5161通路板控制接口模块 - 34 - 3.3.11 发射功率自动校准模块 - 35 - 3.3.12 发射本振自动控制模块 - 38 - 3.3.13 接收参考电平自动校准模块 - 38 - 3.3.14 发射BRAM数据源控制模块 - 41 - 3.3.15 DDR2访问仲裁控制模块 - 42 - 3.3.16 发射链路自动开关模块 - 43 - 3.4 表项/寄存器说明 - 44 - 4 GTP收发模块 - 45 - 4.1 功能描述 - 45 - 4.2 接口说明 - 45 - 4.3 实现说明 - 46 - 4.3.1 时钟的设计 - 46 - 4.3.2 Virtex-5 FPGA Rocket IO复位设计 - 47 - 4.3.3 GTP用户接口设计 - 48 - 4.3.1 GTP链路检测 - 50 - 4.4 重要资源使用情况说明 - 50 - 5 发射链路信号处理模块 - 51 - 5.1 功能描述 - 51 - 5.2 接口说明 - 51 - 5.3 实现说明 - 51 - 5.3.1 发射FIR滤波器组： - 51 - 5.3.2 数据源选择： - 60 - 5.3.3 数字上变频： - 61 - 5.3.4 数字域增益调整： - 62 - 5.3.5 发射功率补偿： - 62 - 5.3.6 IQ平衡补偿： - 64 - 5.3.7 LO直流补偿： - 64 - 5.4 重要资源使用情况说明 - 65 - 6 接收链路信号处理模块 - 66 - 6.1 功能描述 - 66 - 6.2 接口说明 - 66 - 6.3 实现说明 - 66 - 6.3.1 DC OFFSET校准： - 67 - 6.3.2 模拟补偿滤波： - 67 - 6.3.3 接收功率补偿： - 68 - 6.3.4 数字下变频： - 68 - 6.3.5 接收FIR滤波器组： - 68 - 6.3.6 接收BRAM缓存： - 70 - 6.3.7 192X数据采样： - 71 - 6.3.8 DFT功率计算： - 71 - 6.4 重要资源使用情况说明 - 71 - 7 DDR