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16位微机系统的内存组织 2 . 32位微机系统的内存组织 * SRAM存储器组成 片选与读/写控制电路 一个完整的存储器通常有多块存储芯片按一定方式进行连接 在地址选择时，首先要选片 通常用地址译码器的输出和一些控制信号（如读写信号）来形成片选信号 只有当片选信号有效时，此片所连的地址线才有效，才能对这一片的存储单元进行操作 SRAM存储器组成 输出驱动电路 为了扩展存储器的容量，常需要将几个芯片的数据线并联使用 另外存储器的读出数据或写入数据都放在双向的数据总线上 三态输出缓冲器 SRAM存储器组成 SRAM存储器芯片实例（Intel 2114） 64×64 存储矩阵 A3 A4 A5 A6 A7 A8 A0 A1 A2 A9 I/O1 I/O2 I/O3 I/O4 CS WE Vcc GND 1 64 16 1 行选择 列I/O控制 列选择 输入数据控制 是一个1K×4位的SRAM 4096个六管存储元电路排成了64×64的矩阵 地址线A3－A8用于行译码，A0,A1,A2,A9用于列译码，每根列选择线同时连接4位 片选：低电平有效 CS和WE通过三态门控制数据的输入和输出 读写控制：低电平为写，高电平为读 存储器与CPU连接 地址总线的连接地址总线传输被访问的存储单元的地址信号 数据总线的连接数据总线传输被访问的存储单元的数据信号 控制总线的连接控制总线传输读/写信号和其他控制信号 存储器与CPU连接 存储器容量的扩充 位扩展法 字扩展法 字位同时扩展法 存储器与CPU连接 位扩展法 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 中央 处理器 (CPU) 8K×1 I/O 7 数据总线 地址总线 A0 A12 … D0 D7 由8片8K×1的RAM存储芯片组成8K×8位的存储器 每1片存储器对应数据的1位，与1根数据总线连接 没有选片要求，所有地址线接入每片存储芯片 每一条地址总线有8个负载，每一条数据线接有一个负载 存储器与CPU连接 字扩展法 由4片16K×8的RAM存储芯片组成64K×8位的存储器 4块芯片的数据线与数据总线D0—D7相连 因为每片芯片的容量为16K，所以需要连接14根地址线(A0-A13) 最高两位地址线经2-4译码器译码用作片选信号(CE即CS) CPU D0—D7 16K×8 (1) WE CE 16K×8 (2) WE CE 16K×8 (3) WE CE 16K×8 (4) WE CE … … … … 译码器 2:4 A0 WE A13 A14 A15 0 1 2 3 第1片 第2片 第3片 第4片 片外地址 A15 A14 00 01 10 11 片内地址 A13 – A0 00000000000000 ～ 11111111111111 地址范围 0000～3FFF 4000～7FFF 8000～BFFF C000～FFFF 存储器与CPU连接 字位同时扩展法 容量为M×N位的存储器，可以使用(M/l)×(N/k)个l×k位的存储芯片来构成 存储器与CPU连接 字位扩展法 CPU D0—D7 16K×4 (1) WE CE 16K×4 (1) WE CE 16K×4 (2) WE CE 16K×4 (2) WE CE … … … … 译码器 2:4 A0 WE A13 A14 A15 0 1 2 3 D0—D3 D4—D7 D0—D3 D4—D7 2×2个16K×4位的存储芯片构成了32K×8位的存储器 SRAM存储器读、写周期 读周期 地址（译码、驱动） 片选（CS） 数据 tCX SRAM存储器读、写周期 读周期的时序波形图 读周期：地址有效→CS有效→数据输出→CS复位→地址撤销 tRC tA tCO tOTD tOHA tRC 读周期时间 tA 读出时间 tCO 片选到数据输出延迟 tCX 片选到输出有效 tOTD 从断开片选到输出变为三态 tOHA 地址改变后的维持时间 读时序图： 通过水平方向，可以知道每个信号随时间的变化 通过垂直方向，可以知道各信号之间的先后关系 SRAM存储器读、写周期 读周期 在CPU控制下，将需要读出的存储单元的地址码通过地址总线送至存储器地址寄存器中；（地址有效） 存储器地址译码器将该地址编码译成相应的地址选择线信号，选中指定的存储单元； SRAM存储器读、写周期 读周期 CPU的读命令信号经控制电路转换成存储器的读操作，将存储单元的内容读出送数据寄存器；（读命令有效） 在CPU的控制下，将存储器数据缓冲寄存器内容经数据总线，送到指定的其它计算机部件中，完成存储器的读操作。（数据输出） SRAM存储器读、写周期 写周期 地址（译码、驱动） 片选（CS） 数据 写控制信号（WE） tD