composer的NC-Verilog仿真.pdfVIP

2012年5月30日星期三 第 1 页 NC-Verilog 4 NC-Verilog 4 原理图的NNCC--VVeerriilloogg仿真（例为：44输入与门）： （1）、明确需要验证的端口及线，线标注相应的名字。 （2）、打开composer中NC-Verilog 的配置界面。 （3）、初始化设计（initialize design） A、点击图标 。 B、或者：点击CommandsInitialize Design. 1 2012年5月30日星期三 第 2 页 （3）、点击“SetupRecordSignals...”；配置需要查看的信号，默认“ALLSignals” 点击“ALLSignals” 选择需要追踪的信号： (4) 、产生网表（Generate Netlist） A、点击图标： B、或者：点击CommandsGenerateNetlist. (5) 、在终端查看产生的网表文件；目录： ，产生 如下文件： 2 2012年5月30日星期三 第 3 页 其中：testfixture.template 为TestBench文件。 Testfixture.verilog 为输入激励文件。 （6）、修改激励 A、打开Testfixture.verilog。默认所有输入都为0. 3 2012年5月30日星期三 第 4 页 B、修改激励为： 指定输入值： 随机产生输入值： 4 2012年5月30日星期三 第 5 页 注： Testfixture.verilog 中：clk 赋初值；设置仿真终止时间。 Testfixture.template 中：clk 类型的定义。 ；否则在点击“Simulate”时会提示 语法错误。如下图。 （7）、仿真（Simulate）： A、点击图标： B、或者：点击CommandsSimulate. 附：当修改设计或者TestBench后，可以不重启NC-Verilog 重新仿真： 5