广工数字逻辑实验六.docxVIP

__计算机__学院__软件工程__专业__班__组、学号__姓名________协作者______________教师评定_________________实验题目__第六次实验——基于Libero的数字逻辑设计仿真及验证实验__组合逻辑电路的设计、仿真、程序烧录及验证。实验报告一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。二、实验环境1、Libero仿真软件。2、DIGILOGIC-2011数字逻辑及系统实验箱。3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字0~9、字母a~f。6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511的综合结果，以及相应的仿真结果。7、完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511的程序烧录及实验箱验证。四、实验结果和数据处理（一）74HC1481、模块及测试平台代码// HC148.vmodule HC148(DataIn , EO , Dataout , EI , GS); input [7:0]DataIn; input EI; output EO; output [2:0]Dataout; output GS; reg [2:0]Dataout; reg EO; reg GS; integer I; always @ (DataIn or EI) begin if(EI) begin Dataout = 7; EO = 1; GS = 1; end else if(DataIn == 8 begin Dataout = 7; EO = 0; GS = 1; end else for(I = 0; I8 ; I = I+1) begin if(~DataIn[I]) begin Dataout = ~I; EO = 1; GS = 0; end end endendmodule//testbench.v`timescale 1ns/100psmodule testbench; reg [7:0]DataIn; reg EI; wire [2:0]Dataout; wire GS,EO; HC148 u1(DataIn , EO,Dataout,EI,GS); initial begin EI = 1; DataIn = 8 #10 EI = 0; repeat(8) #10 DataIn = DataIn 1; endendmod