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EDAVHDL程序
10线－4线优先编码器的VHDL描述
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY coder IS
PORT ( din : IN STD_LOGIC_VECTOR(9 DOWNTO 0);
output : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
END coder;
ARCHITECTURE behav OF CODER IS
SIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS (DIN)
BEGIN
IF (din(9)=0) THEN SIN = 1001 ;
ELSIF (din(8)=’0’) THEN SIN = 1000 ;
ELSIF (din(7)=0) THEN SIN = 0111 ;
ELSIF (din(6)=0) THEN SIN = 0110 ;
ELSIF (din(5)=0) THEN SIN = 0101 ;
ELSIF (din(4)=0) THEN SIN = 0100 ;
ELSIF (din(3)=0) THEN SIN = 0011 ;
ELSIF (din(2)=0) THEN SIN = 0010 ;
ELSIF (din(1)=0) THEN SIN = 0001 ;
ELSE SIN = “0000” ;
END IF；
END PROCESS ；
Output = sin ；
END behav;
计数器
1 LIBRARY IEEE;
2 USE IEEE.STD_LOGIC_1164.ALL;
3 use IEEE.std_logic_unsigned.all;
4 ENTITY CNT4 IS
5 PORT ( CLK : IN STD_LOGIC ;
6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;
7 END CNT4;
8 ARCHITECTURE bhv OF CNT4 IS
9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
10 BEGIN
11 PROCESS (CLK) BEGIN
12 IF RISING_EDGE(CLK) zhen
13 IF Q1 15 THEN
14 Q1 = Q1 + 1 ;
15 ELSE
16 Q1 = (OTHERS = 0);
17 END IF;
18 END IF;
19 END PROCESS ;
20 Q = Q1;
21 END bhv;
22
8位分频器程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY PULSE IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
FOUT : OUT STD_LOGIC );
END;
ARCHITECTURE one OF PULSE IS
SIGNAL FULL : STD_LOGIC;
BEGIN
P_REG: PROCESS(CLK)
VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
IF CLK’EVENT AND CLK = ‘1’ THEN
IF CNT8 =THEN
CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8
FULL = 1; --同时使溢出标志信号FULL输出为高电平
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