EDA诚毅学院上课考试必备材料,老师给的原题!考试必考!.docVIP

EDA 作业 1、二选一数据选择器…………………………………………………2 2、三选一数据选择器……………………………………………3 3、八选一74ls151………………………………………………3 4、三八译码器74ls138…………………………………………4 5、d触发器74ls74………………………………………………5 6、jk触发器74ls112……………………………………………6 7、异步清零D触发器……………………………………………7 8、74ls161计数器(完全按照真值表):…………………………8 9、四位二进制计数器74ls161…………………………………9 10、正常十六位计数器…………………………………………10 11、带开关的十六计数器………………………………………11 12、可控制自加自减的十六位计数器…………………………12 13、hello的程序………………………………………………13 14、四位二进制数加法器……………………………………………18 15、三位二进制乘法器………………………………………………20 EDA技术实验教材 实验一 多路选择器 目的与要求： 熟悉利用QuartusII的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。学会对试验板上的FPGA/CPLD进行编程下载。掌握多路选择器的硬件描述语言设计方法。 实验内容： 1、生成新的Quartus II工程。 2、编写2选1多路选择器的VHDL代码。定义DE2平台的开关为选择输入、 X输入和Y输入。将开关SW与红色发光二极管LEDR连接，将选择器输出与绿色发光二极管LEDG连接。 3、 三选一数据选择器: library ieee; use ieee.std_logic_1164.all; entity ch31 is port(a:in std_logic_vector(1 downto 0); d:in std_logic_vector(0 to 2); y:out std_logic); end entity ch31; architecture bhv of ch31 is begin process (a) begin case a is when 00 = y=d(0); when 01 = y=d(1); when 10 = y=d(2); when others=null; end case; end process; end architecture bhv; 八选一74ls151: library ieee; use ieee. std_logic_1164.all; entity mux8_1 is port( a: in std_logic_vector(2 downto 0); d: in std_logic_vector(0 to 7); y: out std_logic ); end mux8_1; architecture one of mux8_1 is signal y1:std_logic; begin process(a) begin case a is when000 =y1=d(0); when001 =y1=d(1); when010 =y1=d(2); when011 =y1=d(3); when100 =y1=d(4); when101 =y1=d(5); when110 =y1=d(6); when111 =y1=d(7); end case; end process; y=y1; end architecture one; 三八译码器74ls138: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dec38c is port (a:in std_logic_vector(2 downto 0); g1,g2a,g2b:in std_logic; y:out std_logic_vector(0 to 7)); end entity dec38c; architecture one of dec38c is signal y1:std_logic_vector(0 to 7); begin process(a,g1,g2a,g2b) begin case a