实验一 三八译码器.docVIP

Quartus II 使用示例 用Verilog HDL设计38译码器 实验说明 Quartus II设计工具支持多种设计输入模型，本次实验使用Verilog硬件表述语言在DE2开发平台上设计一个基本组合逻辑电路——38译码器。通过这个实验，读者可以了解使用Quartus工具设计硬件的基本流程。 实验步骤 1．打开Quartus II工作环境，如图1所示。 图1 打开Quartus II工作环境 新建一个Quartus工程，在File菜单中选择New Project Wizard帮助新建工程。打开Wizard之后，界面如图2所示。点击Next，输入工程工作路径、工程文件名以及顶层实体名。 注意：这里输入的顶层实体名字必须与之后设计文件（比如.v文件）的顶层实体名相同，默认实体名与工程文件名相同，本次实验采用这种命名方法，当然哟农户也可以根据需要输入不同的实体名。 工作路径：E:\Projects\quartus_project\decode_38 工程文件名：decode_38 顶层实体名：decode_38 输入结束后如图3所示。输入结束后点击Next。 图2 New Project Wizard界面 图3 输入设计工程信息 添加设计文件，界面如图4所示。如果用户之前已经有设计文件（比如.v文件），那么再次添加相应文件，如果没有完成的设计文件，点击Next，之后添加并且编辑设计文件。 图4 添加设计文件 选择设计所用器件。由于本次实验使用Altera公司提供的DE2开发板，用户必须选择与DE2开发板相对应的FPGA器件型号。 在Family菜单中选择 Cyclone II 在Target device选项框中选择 Specific device selected in ‘Available devices’ list 在Available device列表中选择 EP2C35F672C6 这个型号的器件。 完成后如图5所示，点击Next。 图5 选择相应器件 设置EDA工具。设计中可能会用到的EDA工具有综合工具、仿真工具以及时序分析工具。在本次实验中不使用这些工具，因此点击Next直接跳过设置。 图6 设置EDA工具 查看新建工程总结。在基本设计完成后，Quartus II会自动生成一个总结让用户核对之前的设计（如图7所示），确认后点击Finish完成新建。 图7 新建工程总结 在完成新建后，Quartus II界面中Project Navigator的Hierarchy标签栏中会出现用户正在设计的工程名以及所选用的器件型号，如图8所示。 图8 观察正在设计的工程 添加所需设计文件。本次实验通过Verilog HDL来描述所设计的硬件，因此要添加verilog设计文件到工程文件中去。 打开File菜单中New选项或者点击图标新建一个设计文件，选择 Verilog HDL File，如图9所示，点击Ok。 图9 选择设计文件类型 输入硬件描述。在Quartus II环境提供的文本编辑器中输入用户所设计的硬件描述。本次实验设计的是一个38译码器，输入代码如图10所示。 图10 输入设计代码 保存设计。打开File菜单中Save选项或者点击图标保存设计，如图11所示。 给设计文件命名decode_38，与实体名相同，点击保存。 图11 保存设计文件 编译文件。打开Processing菜单中的start选项，点击Start Analysis Elaboration。 编译完成后，状态窗口如图12所示。 图12 状态窗口 配置引脚。为了将逻辑分配到FPGA外围引脚上，必须根据所用的FPGA型号配置输出引脚。本次实验是用的是Altera公司提供的DE2开发平台。根据所提供的DE2用户指导手册，将38译码器的输入与输出分别配置到DE2开发板的3个选择开关（SW2，SW1，SW0）以及8个LED（LEDR8 — LEDR0）上。 具体步骤如下： 选择菜单Assignments中的Pins选项，如图13所示。 图13 引脚配置界面 在图示下半部分引脚列表中，输入相应的引脚编号，如图14所示。 图14 输入引脚编号 综合与布局布线。完成以上步骤后，选择菜单Processing中的Start Compilation选项，或者点击快捷键开始整个工程的综合、布局以及布线。如图15所示。 图15 综合、布局布线过程 完成后，工程的状态窗口如图16所示。 图16 状态窗口 将设计下载在FPGA中。在菜单Tools中选择Programmer或者点击快捷键打开程序下载环境，如图17所示。 图17 程序下载界面 点击Hardware Setup按钮设置下载时使用的硬件。如图18所示。 图18 Hardware S