3_VHDL基础_实体结构体.pptVIP

一、VHDL的基本组成 VHDL 语言 参数部分——程序包 接口部分—设计实体 描述部分—结构体 LIBRARY ieee; USE ieee.std_logic_1164.all; （一）参数部分——程序包 程序包 IEEE标准的标准程序包 设计者自身设计的程序包 设计中的子程序和公用数据类型的集合。 调用数据类型标准程序包的VHDL语言描述 放在VHDL程序的最前面，表示以后在实体或结构体中要用到数据类型包中的数据类型。 调用程序包 语句 标 准 程 序 包 定 义 程 序 包 (二）接口部分—设计实体 kxor a1 b1 c1 设计实体 提供设计模块的公共信息，是VHDL设计电路的最基本部分。 VHDL实体的描述方法： ENTITY kxor IS PORT(a1,b1:IN std_logic; c1:OUT std_logic); END kxor; 一个模块中仅有一个设计实体。 调用程序包 语句 标 准 程 序 包 定 义 程 序 包 实体 及实体声明语句 ENTITY kxor IS PORT(a1,b1:IN std_logic; END kxor; c1:OUT std_logic); ENTITY、IS、PORT、IN、OUT和END为关键字； ENTITY...END之间表示实体内容； kxor表示实体的名称，即电路的符号名； PORT——端口（引脚）信息关键字，描述了信号的流向； IN——输入模式； OUT——输出模式； std_logic表示信号取值的类型为标准逻辑。 (二）接口部分—设计实体 ENTITY sel IS 　　PORT(d0,d1,d2,d3:IN BIT; 　　　　　s :IN INTEGER RANGE 0 TO 3; 　 out1 :OUT BIT); END sel; d0 d1 d2 d3 s out1 sel 再例： (二）接口部分—设计实体 （三）描述部分—结构体 结构体 描述实体硬件的互连关系、数据的传输和变换以及动态行为。 一个实体可以对应多个结构体，每个结构体可以代表该硬件的某一方面特性，例如行为特性、结构特性。 ARCHITECTURE kxor_arc OF kxor IS BEGIN 　 c1 = (NOT a1 AND b1) OR (a1 AND NOT b1); END kxor_arc; 调用程序包 语句 标 准 程 序 包 定 义 程 序 包 实体 及实体声明语句 结构体1 结构体2 结构体n kxor a1 b1 c1 a1 b1 c1 kxor a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 a1 b1 c1 3.1.3 VHDL程序设计约定 为了便于程序的阅读和调试，对VHDL程序设计特作如下约定： (1) 语句结构描述中方括号“[ ]”内的内容为可选内容。 (2) 对于VHDL的编译器和综合器来说，程序文字的大小写是不加区分的。 (3) 程序中的注释使用双横线“--”。在VHDL程序的任何一行中，双横线“--”后的文字都不参加编译和综合。 (4) 为了便于程序的阅读与调试，书写和输入程序时，使用层次缩进格式，同一层次的对齐，低层次的较高层次的缩进两个字符。 (5) 考虑到MAX+plusII要求源程序文件的名字与实体名必须一致，因此为了使同一个VHDL源程序文件能适应各个EDA开发软件上的使用要求，建议各个源程序文件的命名均与其实体名一致。 3.2 VHDL设计实体的基本结构 3.2.1 VHDL程序设计举例 1．设计思路 以全加器为例 例1 全加器可以由两个1位的半加器构成。1位半加器的端口信号A 和B分别是2位相加的二进制输入信号，SO是相加和的输出信号，CO是进位输出信号，左边的门电路结构构成了右边的半加器H_ADDER。 图中，全加器 F_ADDER内部的功能结构是由3个逻辑器件 构成的，即由两个半加器U1、U2和一个或门U3连接而成。 1 位全加器逻辑原理图 2. VHDL源程序 1) 或门的逻辑描述