基于Atmega128的串行AD(TLV1544)设计精选.doc

基于Atmega128的串行AD(TLV1544)设计 院系： 实验学生： 指导老师： 二零一一年七月 目录 1、设计任务………………………………………4 2、芯片简介………………………………………4 2.1 特点…………………………………………4 2.2 引脚说明……………………………………4 2.3 电气特性……………………………………5 2.4 时序分析……………………………………6 3、系统方案设计…………………………………9 3.1 信号输入处理模块的论证与选择…………9 3.2 AD转换模块的论证与选择………………10 3.3 软件程序模块的论证与选择…………… 10 4、系统理论分析与计算……………………… 11 4.1 信号输入处理电路的分析与计算…………11 4.2 AD转换电路的分析与计算………………11 4.3软件程序的分析与实现……………………11 5、电路设计………………………………………16 5.1 系统总体框图………………………………16 5.2 信号输入处理电路原理图…………………16 5.3 AD转换电路原理图…………………………16 5.4 电源…………………………………………17 6、测试方案与测试结果…………………………17 6.1 测试方案……………………………………17 6.2 测试条件与仪器……………………………17 6.3 测试结果与分析……………………………17 6.3.1 测试结果（数据）……………………18 6.3.2 测试分析与结论……………………….18 附录1 参考文献………………………………… 19 附录2 系统原理图 ………………………………19 1、设计任务 设计制作一个AD转换电路，要求使用Atmega128对测量数据进行处理及显示。AD转换芯片要求使用10位串行模数转换芯片TLV1544。 2、芯片简介 2.1 特点 ·转换时间≤10 微秒 ·10 位分辨率的ADC ·可编程掉电模式 1μA 的... ·宽范围的单电源供电为2.7 V 至5.5 V ·模拟0 V 至VCC 输入范围 ·内置模拟4路复用模拟输入通道 ·TMS320 系列 DSP 和微处理器SPI 和 QSPI 的兼容串行接口 ·转换结束标志(EOC) ·固有的采样和保持功能 ·内建自测试模式 ·可编程电源和转换率 ·为扩展采样的异步起动转换 ·硬件 I / O 输入时钟相位调整 2.2 引脚说明 名称 序号 属性 说明 A0-A3 6-9 I 模拟输入端口。内部的模拟输入多路复用。 （对于一个源阻抗大于1kΩ的，应该用异步启动来增加采样时间）。 CS 16 I 片选。CS 的下降沿复位内部计数器和控制端口，在最快时间内使能 DATA IN，DATA OUT和I/O CLK。CS上升沿在建立时间内禁止DATA IN， DATA OUT 和I/O CLK 。 CSTART 10 I 采样/转换启动控制。 CSTART控制了从选定的多重通道模拟输入的采样开始。它的下降沿启动模拟输入信号采样。上升沿置于保持模式的采样和保持功能，并开始转换。当CS 为高时，CSTAR 是受I / O CLK 独立控制的。其低电平控制开关电容阵列的采样周期。如果不使用CSTART时，将其连接到VCC 。 DATA IN 2 I 串行数据输入。4 位串行数据输入控制字选择所需的模拟输入通道和测试电压在下一个正常周期内被实现。这些控制字也可以设置转换率，使能掉电模式。当在微处理器模式下运行时，数据的 MSB 首先输入，随着前4个I / O 时钟的上升沿或下降沿。 DATA OUT 1 O 三态的A / D 转换结果串行输出。当CS为高电平时数据输出端口呈高阻抗态，当CS为低或在FS 之后【在DSP （模式）】。有了一个有效的CS 信号，数据输出被删除从高阻抗状态，驱动级的逻辑对应的最高位或最低有效位值以前的转换结果。数据输出的变化在降低 （微处理器模式）或增加（数字信号处理器模式）的I / O 时钟边缘。 EOC 4 O 结束转换。EOC 从高逻辑电平到低的逻辑电平在第十上升或第十下降（DSP模式）的I / O 时钟边缘仍然保持很低，直到转换完成和数据的准备转移。EOC 也可以表明，该转换器正忙。 FS 13 I DSP 的同步输入。FS 表明一个串行数据到启动或出设备。当与微处理器的接口设备时FS 是绑到VCC， GND