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EDA期中测试题
1、在横线上填入合适的语句完成D触发器的设计。
library ieee;
use ieee.std_logic_1164.all;
entity d_flip is
port(d, clk: in std_logic;
);
end d_flip;
architecture rtl of d_flip is
begin
process()
begin
if then
;
;
end process;
end rtl;
2、在横线上填入合适的语句完成2输入或非门的设计。library ieee;
use ieee.std_logic_1164.all;
nor2 is
port(a,b:in std_logic;
y:out std_logic);
end nor2;
architecture behave of is
begin
;
end behave;
3、clk上升沿有效、清零端CLRN、进位输出co。
6、阅读下列VHDL程序，画出相应RTL图
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY TRIS IS
PORT ( CONTROL : IN STD_LOGIC;
INN : IN STD_LOGIC;
Q : INOUT STD_LOGIC;
Y : OUT STD_LOGIC );
END TRIS;
ARCHITECTURE ONE OF TRIS IS
BEGIN
PROCESS (CONTROL, INN, Q)
BEGIN
IF (CONTROL = 0) THEN
Y = Q;
Q = Z;
ELSE
Q = INN;
Y = Z;
END IF;
END PROCESS;
END ONE;
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