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参见教材P198【例8.3】，采用了3个过程分别来描述状态寄存器、次态逻辑、输出逻辑。 参见教材P209“8.4有限状态机的设计要点” 二进制编码：采用顺序的二进制数编码每个状态，N个状态用log2N个触发器来表示——例如，假定状态机有8个状态，则要采用log28=3个触发器来表示；假定状态机有10个状态，则要采用log210=4个触发器来表示（只用到触发器的10种输出组合）。——节省逻辑资源，但可能产生毛刺——因为在状态的顺序转换中，相邻状态可能有多个比特位产生变化；而由于门的延迟时间差异，可能多个比特位不是同时发生变化，而是有先有后，这样就可能产生一个中间状态，称为毛刺。例如前面的例子用3个触发器表示5个状态，当从状态001转移到010的过程中，Q1、Q0从01变为10，2个比特位发生变化，Q2Q1Q0很可能出现中间状态011，这是一个错误的输出，但它又是有效状态，因此可能使后续电路产生误动作。因此采用二进制对状态进行编码，电路可靠性不够高。4个状态用00、01、10、11表示。 格雷编码：节省逻辑单元——N个状态用log2N个触发器来表示，4个状态用00、01、11、10表示，在状态的顺序转换中，相邻状态每次只有一个比特位产生变化 一位热码编码：4个状态用0001、0010、0100、1000表示。尽管由于各触发器的延迟不同，不可能同时翻转，从而造成状态机可能出现中间状态，如从0000 0001变为0000 0010的过程中，可能出现0000 0011，但这不是有效状态，不会造成状态机的输出错误。在状态机的现态和次态时序逻辑中，一定要有default语句，使得在其他无效状态下，状态机都会返回起始状态。 参见薛宏熙 “DigitalSystem1.ppt”中P125 因此，建议采用一位热码来编码状态机的状态 建议采用方式一——用n个parameter常量表示n个状态 方式二：用define语句定义——用n个宏名表示n个状态 在用n位二进制数进行状态编码时，一共可以定义2n个状态，但可能状态机的有效状态没有这么多，则会出现多余状态（有效状态之外的状态），或称为无效状态、非法状态。 参见教材P210【例8.10】division.v 这里状态机的状态采用的是顺序编码，一共3个有效状态，有1个多余状态2‘b11，必须对多余状态进行适当的处理，以免进入无效死循环。 本例采用单过程描述状态机，在时钟控制下完成状态的转移和除法运算。 这里采用default语句定义了一旦进入无效状态，则马上跳转到起始状态S0，从而避免了进入无效死循环。 本例的除法器速度较慢，因为本例中除法运算是逐位进行的。当a=15，b=1时，要经过15个clk后才得到运算结果。 参见《数字系统设计与Verilog HDL（第4版）》P206【例10.5】。 实用的状态机一般都设计为同步时序电路，它在时钟信号的触发下，完成各状态之间的转移，并产生相应的输出。 控制器有6个工作状态 frequency文件夹 由于输出只是当前状态的函数，与输入无关，所以为 Moore型状态机。 每个圆圈中上面的文字表示状态，下面表示该状态下的输出 一般采用双过程描述：一个过程描述现态和次态时序逻辑；另一个过程描述输出逻辑（组合逻辑）。这样写结构清晰；将时序逻辑和组合逻辑分开描述，便于修改。 有时也采用单过程描述方式（程序见frequency.v），即将状态机的现态、次态和输出逻辑放在一个always块中进行描述。其优点是采用时钟信号来同步输出信号，可以克服输出信号出现毛刺的问题，适于输出信号作为控制逻辑的场合使用，有效避免了因输出信号带有毛刺而产生错误的控制逻辑；但不足是输出信号会比双过程描述方式中的输出信号延迟一个时钟周期的时间。 在教材【例8.8】中状态机采用3个过程（风格A）来描述当前状态、次态逻辑、输出逻辑。本例只采用了2个过程来描述次态逻辑和状态寄存器、输出逻辑（风格C），逻辑更清晰，表述更简单。 状态机采用一位热码编码。 异步复位到起始状态 由于采用一位热码编码时会出现一些多余的状态（无效状态），所以，如果采用case语句描述状态的转换，一定要加上default项，使其在这些状态下能够自动回到起始状态。 异步复位到起始状态“进入10K量程”。 然后跳转到下一状态f10k_cnt；假定此时来了一个cntlow信号，表示目前量程过大，故跳转到 start_f1k（进入1K量程）；然后跳转到下一状态f1k_cnt；假定此时来了一个cntover信号，表示信号超过目前量程，故跳转到 start_f10k（进入10