数字逻辑电路课程设计-多功能数字钟推荐.docVIP

江苏大学 数字逻辑电路课程设计 课题：多功能数字钟 学号： 姓名： 专业班级：J 计算机1401 学院：京 江 学 院 指导老师： 2016年1月9日 目录 实验目的 .........................................1 顶层图 .............................................1 系统功能分析 .................................1 1.时、分、秒的基本组成VHDL ................................1 2.分配器和二路选择器 ..........................................4 3.计时和校时模块.................................................5 4.整点报时模块 ...................................................6 5.分频模块 ........................................................7 6.动态显示模块 ...................................................8 7.闹钟模块 .......................................................11 引脚锁定..........................................12 心得体会..........................................12 实验目的 多功能数字钟具有以下功能： 能进行正常的时、分、秒计时。 可使用以EP1C12F324C8为核心的硬件系统上的脉冲按键或者拨动开关实现“校时”、“校分”及秒清零功能。 可使用以EP1C12F324C8为核心的硬件系统上的扬声器进行整点报时。 设置闹钟，并连接扬声器实现闹铃功能。 通过以EP1C12F324C8为核心的硬件系统上的动态扫描数码管显示时间。 二、顶层图 系统功能分析 根据总体设计框图，可以将整个系统分为6个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。 1.时、分、秒的基本组成VHDL (1)24进制计数器 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity cnt24 is port(clk:in std_logic; ql,qh:out std_logic_vector(3 downto 0); tc:out std_logic); end cnt24; architecture one of cnt24 is signal l,h:std_logic_vector(3 downto 0); signal co:std_logic; begin process(clk) begin if (clkevent and clk=1) then if (l1001 and (h=0000 or h=0001)) then l=l+1;h=h;co=0; end if; if(l=1001 and (h=0000 or h=0001)) then h=h+1;l=0000;co=0; end if; if(l0100 and h0010) then l=l+1;h=h;co=0; end if; if(l=0011 and h=0010) then h=0000;l=0000;co=1; end if; end if; qh=h; ql=l; tc=co; end process; end one; 模块图： (2)60进制计数器 源程序： library ieee; use ieee.std_logic_1164.all; use iee