【2018年必威体育精装版整理】用状态机实现序列检测器实验报告.docxVIP

实验报告用状态机实现序列检测器实验实验目的用Verilog HDL描述有限状态机电路。IPCORE的概念与设计。实验内容1.应用有限状态机的设计思路，检测从FPGA片上ROM读出的串行数据是否是特定的数据。2.每个人需要检测的数据是所用的电脑编号+200后转换的8位二进制数。实验要求1.拟用按键、拨动开关实现系统的时钟，复位信号的输入。2.一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”100101”，显示A，否则显示b（系统需要设计一个7段数码显示译码器模块）仍使用消抖模块，对由按键输入的时钟进行消抖处理。3.读取的串行数据为rom中固化的一个宽度为1bit，深度为16bits的数据。设计思路软件的设计框图如下,该实验可以分为几个模块，rom数据读出模块，串行检测模块，数码管显示模块,顶层模块。输入的clk为按键消抖后输出的数据，按下一次检测一次，在时钟的上升沿读出数据，时钟的下降沿检测数据，串行模块输出的4bits的数据，直接送给数码管译码模块，译码输出。设计原理1.ROM IP核的生成首先在ISE自己的工程中新建一个块内存，Block Memory Generator，配置深度为16，宽度为1bit，选择生成的类型为单端ROM，然后选择一个已经编写好的memory初始化文件。Memory初始化文件，编写coe文件：这里我要写入的是226，所以二进制写入的内容如下，：memory_initialization_radix=10;memory_initialization_vector=1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0;保存并选择载入。读取rom中的数据根据时钟上升沿读取数据，所以可以写出rom读的代码，代码如下：module read_rom(clk,da,rst); input clk; input rst; output da; reg[3:0] counter; always@(posedge clk or posedge rst) begin if(rst) counter=1b0;else counter=counter+1b1;enddata_rom u1( .clka(clk), // input clka .addra(counter), // input [3 : 0] addra .douta(da) // output [0 : 0] douta);编写仿真激励文件，得到如下波形，分析可以知道，时钟上升沿数据被读取，读取的数据与我们在配置文件中写入的相同。串行检测本人的编号为226，转换为二进制数根据二进制数，画出状态转移图，状态转移图如下：根据状态转移图，编写verilog代码，代码如下：//检测odule ser_read( input clk, input r_bit, input rst, output reg out_flag ); reg[3:0] status; always@(negedge clk,posedge rst)begin if(rst==1)begin status=4b0; out_flag=1b0; end else begin case(status) 4d0:begin if(r_bit) status=4d1; out_flag=1b0; end 4d1: if(r_bit) status=4d2; else status=4d0; 4d2: if(r_bit) status=4d3; else status=4d0; 4d3: if(!r_bit) status=4d4; 4d4: if(!r_bit) sta