有限状态机FSM设计.docVIP

有限状态机FSM)设计 利用VHDL设计的许多实用逻辑系统中有许多是可以利用有限状态机的设计方案来描述和实现的。无论与基于VHDL的其它设计方案相比，还是与可完成相似功能的CPU相比，状态机都有其难以逾越的优越性。它主要表现在以下几方面： 由于状态机的结构模式相对简单，设计方案相对固定，特别是可以定义符号化枚举类型的状态，这一切都为VHDL综合器尽可能发挥其强大的优化功能提供了有利条件。而且性能良好的综合器都具备许多可控或不可控的专门用于优化状态机的功能。 状态机容易构成性能良好的同步时序逻辑模块，这对于对付大规模逻辑电路设计中令人深感棘手的竞争冒险现象无疑是一个上佳的选择，加之综合器对状态机的特有的优化能，使得状态机解决方案的优越性更为突出。 状态机的VHDL设计程序层次分明，结构清晰，易读易懂，在排错、修改和模块移植方面，初学者特别容易掌握。 在高速运算和控制方面，状态机更有其巨大的优势。由于在VHDL中，一个状态机可以由多个进程构成，一个结构体中可以包含多个状态机，而一个单独的状态机（或多个并行运行的状态机）以顺序方式的所能完成的运算和控制方面的工作与一个CPU类似。由此不难理解，一个设计实体的功能便类似于一个含有并行运行的多CPU的高性能微处理器的功能。事实上这种多CPU的微处理器早已在通信、工控和军事等领域有了十分广泛的应用。 就运行速度而言，尽管CPU和状态机都是按照时钟节拍以顺序时序方式工作的，但CPU是按照指令周期以逐条执行指令的方式运行的；每执行一条指令通常只能完成一项操作，而一个指令周期须由多个CPU机器周期构成，一个机器周期又由多个时钟周期构成，一个含有运算和控制的完整设计程序往往需要成百上千条指令。相比之下，状态机状态变换周期只有一个时钟周期，而且由于在每一状态中状态机可以完成许多并行的运算和控制操作，所以一个完整的控制程序，即使由多个并行的状态机构成，其状态数也是十分有限的。因此有理由认为由状态机构成的硬件系统比CPU所能完成同样功能的软件系统的工作速度要高出两个数量级。 就可靠性而言，状态机的优势也是十分明显的。CPU本身的结构特点与执行软件指令的工作方式决定了任何CPU都不可能获得圆满的容错保障，这已是不争的事实了。因此用于要求高可靠性的特殊环境中的电子系统中，如果以CPU作为主控部件，应是一项错误的决策。然而状态机系统就不同了，首先是由于状态机的设计中，能使用各种无懈可击的容错技术；其次是当状态机进入非法状态并从中跳出所耗的时间十分短暂，通常只有2个时钟周期，约数十个ns，尚不足以对系统的运行构成损害；而CPU通过复位方式从非法运行方式中恢复过来，耗时达数十ms，这对于高速高可靠系统显然是无法容忍的；再其次是状态机本身是以并行运行为主的纯硬件结构。 1 一般状态机的设计 状态机设计与分类的传统理论是根据状态机的输入输出的关系，将其分为所谓Mealy型和Moore型两类状态机。然而，面对多种多样的实际应用要求，可以有更多种结构类型和功能特点的状态机，因此在实际设计中，只要能满足实际电路的需要，完全不必拘泥于弄清自己究竟设计的是什么类型的状态机，而且状态机的设计模式本身就是十分灵活多样的。本节仅注重介绍状态机的结构特点功能特点和一些应用实例，而不去区分状态机的类型。 用VHDL设计的状态机的一般结构有以下几部分组成： （1）说明部分 说明部分中有新数据类型TYPE的定义及其状态类型（状态名），和在此新数据类型下定义的状态变量。状态类型一般用枚举类型，其中每一个状态名可任意选取，但为了便于辨认和含义明确，状态名最好有明显的解释性意义，状态变量应定义为信号，便于信息传递，说明部分一般放在ARCHITECTURE和BEGIN之间，例如： ARCHITECTURE ...IS TYPE states IS (st0, st1, st2, st3); --定义新的数据类型和状态名 SIGNAL current_state, next_state: states; --定义状态变量 ... BEGIN ... ; （2）主控时序进程 状态机是随外部时钟信号以同步时序方式工作的。因此状态机中必须包含一个对工作时钟信号敏感的进程，作为状态机的驱动泵。当时钟发生有效跳变时，状态机的状态才发生变化。状态机的下一状态（包括再次进入本状态）仅仅取决于时钟信号的到来。一般地，主控时序进程不负责进入的下一状态的具体状态取值。当时钟的有效跳变到来时，时序进程只是机械地将代表下一状态的信号（next_state）中的内容送入代表本状（current_state）中，而信号next_state中的内容，完全由其它的进程根据实际情况来决定。当然此进程中也可以放置一些同步或异步清零或置位方面的控制信号。总体来说，主控时序进程的设计比较固