[工学]第2章复杂可编程逻辑器件.pptVIP

EDA技术与数字系统设计 第2章 复杂可编程逻辑器件 2.宏单元MC MC用来实现各种具体的逻辑功能，可以独立地配置成组合逻辑或时序逻辑。 组成：逻辑阵列 乘积项选择矩阵 扩展乘积项 可编程寄存器 多路选择器 第2章 复杂可编程逻辑器件 宏单元结构： 第2章 复杂可编程逻辑器件 （1）逻辑阵列和乘积项选择矩阵 用来实现宏单元的组合逻辑函数。 逻辑阵列：组成与阵列，为乘积项选择矩阵提供5个乘积项。 乘积项选择矩阵：用来实现5个乘积项的逻辑函数，或将这5个乘积项作为可编程寄存器的控制信号，实现寄存器的复位、置位、时钟输入和时钟使能等功能。 第2章 复杂可编程逻辑器件 （2）扩展乘积项EPT EPT包括共享扩展项和并联扩展项两部分，用来补充宏单元的逻辑资源。 共享扩展项 ：每个LAB有16个共享扩展项，这些扩展项是由每个宏单元提供一个未使用的乘积项,并将它们反相后反馈到相应的逻辑阵列中，进行集中使用，实现逻辑资源共享。 采用共享扩展后，每个扩展乘积项都可以被LAB中的任何一个宏单元或全部宏单元使用和共享，从而可以实现更为复杂的逻辑函数。 第2章 复杂可编程逻辑器件 共享扩展项的结构： 来自PIA的 36个信号 16个共享 扩展乘积项 宏单元 乘积项逻辑 宏单元 乘积项逻辑 第2章 复杂可编程逻辑器件 （2）扩展乘积项EPT EPT包括共享扩展项和并联扩展项两部分，用来补充宏单元的逻辑资源。 并联扩展项：是一些宏单元中未使用的乘积项，将这些乘积项直接分配到邻近的宏单元中，以实现逻辑资源共享,完成快速复杂的逻辑函数。 并联扩展项允许多达20个乘积项直接馈送到宏单元的或逻辑，其中5个乘积项是由宏单元自身提供的,其余的15个为并联扩展项，由LAB中邻近的宏单元提供。 第2章 复杂可编程逻辑器件 并联扩展项的结构： 宏单元 乘积项逻辑 来自PIA的 36个信号 16个共享 扩展乘积项 置位信号 时钟信号 复位信号 宏单元 乘积项逻辑 置位信号 时钟信号 复位信号 来自上一个宏单元 至下一个宏单元 * 第2章 复杂可编程逻辑器件 2.1 CPLD概述 2.2 Lattice公司的CPLD 2.3 Altera公司的CPLD EDA技术与数字系统设计 第2章 复杂可编程逻辑器件 2.1 CPLD概述 复杂可编程逻辑器件（CPLD ）是在EPLD的基础上改进而发展起来的，它采用EEPROM工艺，具有高密度、高速度和低功耗等优点。 与EPLD相比，CPLD增加了内部连线，并对逻辑宏单元和I/O单元做了重大改进，从而改善了系统的性能，提高了器件的集成度。尤其是在CPLD中引入在系统编程（ISP）技术后，使CPLD的应用更加方便灵活，深受设计人员的青睐，现已成为电子系统设计的首选器件之一。 EDA技术与数字系统设计 第2章 复杂可编程逻辑器件 2.1 CPLD概述 目前，生产CPLD器件的著名公司主要有美国的Altera、AMD、Lattice、Cypress和Xilinx等公司。 CPLD的产品多种多样，器件的结构也有很大的差异，但大多数公司的CPLD仍使用基于乘积项的阵列型单元结构。 例如，Altera公司的MAX系列CPLD产品、Xilinx公司和Lattice公司的CPLD产品都采用可编程乘积项阵列结构。 EDA技术与数字系统设计 第2章 复杂可编程逻辑器件 2.1 CPLD概述 基于乘积项阵列型CPLD的组成： ● 可编程内部连线 ● 逻辑块 ● I/O单元 EDA技术与数字系统设计 第2章 复杂可编程逻辑器件 ● 可编程内部连线 为各逻辑块之间，以及逻辑块和I/O单元之间提供互连网络，实现信号连线。 包括实现乘积项的与阵列、乘积项分配和逻辑宏单元等，用于实现各种逻辑功能。 用于实现信号从器件输出，以及为输入信号提供输入通道。通常具有输入、输出和双向I/O模式。 ● 逻辑块 ● I/O单元 第2章 复杂可编程逻辑器件 2.2 Lattice公司的CPLD Lattice公司是世界上最早生产PLD器件和首先推出ISP技术的公司。 该公司将ISP技术与E2CMOS相结合，生产了多种高性能的CPLD产品，主要有ispLSI和ispMACH两大系列。该公司除了生产CPLD和FPGA器件外，还开发了在系统可编程模拟器件（ispPAC），是世界上