[工学]微机原理06.pptVIP

第6章 微处理器外部特性 制作 钱晓捷 第6章 微处理器外部特性 6.1 8086的引脚信号 6.1.1 地址/数据信号 6.1.2 读写控制信号 6.1.3 其他控制信号 6.2 8086的总线时序 6.2.1 写总线周期 6.2.2 读总线周期 6.3 奔腾微处理器引脚和时序 6.3.1 引脚定义 6.3.2 总线周期 引脚信号 信号的功能 用英文单词或英文缩写表示引脚名称 信号的流向 微处理器输出到外部，从外部输入到微处理器内部 有效方式 低电平有效，高电平有效，上升沿或下降沿有效 高电平和低电平都有效 三态能力 高阻状态放弃对引脚的控制 其他设备控制该引脚 总线复用 同一引脚在不同时刻具有不同功能 8086的数据总线和地址总线 AD15～AD0（Address/Data） 地址/数据分时复用引脚，共16个引脚 单向输出地址总线，双向数据总线，三态输出 A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，4个三态输出信号 输出高4位地址，输出状态信号 BHE*/S7（Byte High Enable/Status） 高字节允许/状态分时复用引脚，三态输出信号 输出低有效表示传送高字节数据，输出状态信号 8086的基本读写引脚 ALE（Address Latch Enable） 地址锁存允许，三态、输出、高电平有效 有效时，表示复用引脚正在传送地址信号 M/IO*（Memory/Input and Output） 访问存储器或者I/O，三态、输出、高低电平均有效 高电平（M），表示微处理器访问存储器 低电平时（IO*），表示微处理器访问I/O端口 WR*（Write） 写控制，三态、输出、低电平有效 有效时，表示微处理器正将数据写到存储单元或I/O端口 RD*（Read） 读控制，三态、输出、低电平有效 有效时，表示微处理器正从存储单元或I/O端口读取数据 基本总线操作 存储器读（Memory Read） 微处理器从存储器读取代码或读取操作数 每条指令执行前都需从主存取指 以存储单元为源操作数的指令在执行时 存储器写（Memory Write） 微处理器向存储器写入操作数 以存储单元为目的操作数的指令在执行时 I/O读（Input/Output Read） 微处理器从外设读取操作数 只有执行输入指令IN时才有 I/O写（Input/Output Write） 微处理器向外设写出操作数 只有执行输出指令OUT时才有 同步操作引脚 同步操作 读写操作要保证存储器或外设与微处理器速度一致 否则，慢速的I/O或存储器发出一个信号 让快速的微处理器等待 READY 就绪(准备好) 输入信号，高电平有效表示可以进行数据读写 利用该信号无效请求微处理器等待数据 微处理器在进行读写前检测READY引脚 中断请求和响应引脚 INTR（Interrupt Request） 可屏蔽中断请求，高电平有效的输入信号 有效时，表示中断请求设备向微处理器申请可屏蔽中断 中断IF标志对该中断请求进行屏蔽 主要用于实现外设数据交换的中断服务 INTA*（Interrupt Acknowledge） 可屏蔽中断响应，低电平有效的输出信号 有效时，表示来自INTR引脚的中断请求已被微处理器响应 NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，上升沿有效的输入信号 有效时，表示外界向CPU申请不可屏蔽中断 中断级别高于可屏蔽中断请求INTR 常用于处理系统发生故障等紧急情况下的中断服务 总线请求和响应引脚 HOLD 总线请求，高电平有效的输入信号 有效时，表示其他总线主控设备申请使用总线 HLDA（HOLD Acknowledge） 总线响应，高电平有效的输出信号 有效时，表示微处理器已响应总线请求 总线释放：地址总线、数据总线及具有三态输出能力的控制总线呈现高阻状态 其他引脚 RESET 复位，高电平有效的输入信号 有效时，将迫使微处理器回到其初始状态 8086复位后，寄存器CS＝FFFFH，IP＝0000H CLK（Clock） 时钟输入，频率稳定的数字信号 微处理器的基本操作节拍 频率的倒数是时钟周期的时间长度 总线时序 总线时序（Timing） 描述总线信号随时间变化的规律以及总线信号间的相互关系 采用时序图形象化地表现时序 指令周期 一条指令从取指、译码到最终执行完成的过程 总线周期或机器周期 伴随有数据交换的总线操作 T状态 微处理器的基本工作节拍，对应时钟周期 8086的写总线周期 完成对存储器或I/O端口的一次写操作 T1状态 输出20位存储器地址A19～A0 M/IO*输出高电平，表示存储器操作 或者M/IO*输出低电平，表示I/O操作 ALE输出正脉冲，表示复用总线输出地址 T2状态