VHDL语言描的述语句.pptVIP

6.4 EXIT语句 退出（EXIT）语句也是LOOP语句中使用的循环控制语句。执行EXIT语句，将结束循环状态，从LOOP语句中跳出，终止LOOP语句的执行。 EXIT语句的一般格式为： （1）EXIT （2）EXIT LOOP标号 （3）EXIT LOOP标号 WHEN 条件表达式 FOR i IN 0 TO 31 LOOP NEXT WHEN ccontrol = ‘0’ ; --跳到下一次循环； temp : = temp XOR cdata ( i ) ; END LOOP ; FOR i IN data’RANGE LOOP CASE data(i) IS WHEN ‘0’= count:=count+1; WHEN others =EXIT; --跳出当前循环，使LOOP循环结束。 END CASE; END LOOP ; 1、利用LOOP/EXIT语句设计一个连‘0’检测器 对输入矢量中连续出现的零的个数进行统计（从矢量左端开始统计） 课堂练习—2 课堂练习—2 2、利用loop语句描述一个n位的逐级进位加法器： FA S3 A3 B3 C4 FA S2 A2 B2 C3 FA S1 A1 B1 C2 FA S0 A0 B0 C1 ‘0’ 7. WAIT语句 1、作用：替代PROCESS敏感信号列表。 2、WAIT语句语法格式： WAIT --无限等待（仿真） WAIT FOR time --时间到（仿真,不可综合） WAIT UNTIL signal_condition --条件满足（可综合） WAIT ON signal1,[signal2,…]; --敏感信号发生变化(可综合) 7.1、WAIT 语句说明 作用：仿真复位信号的产生： reset_proc:process begin reset=‘1’ ; wait for reset_period; reset=‘0’ ; wait; end process; 7.2、 WAIT FOR 语句 作用：常用于描述仿真激励信号，产生时钟信号； 例： constant clk_period : time:=10ns clk_process : process begin clk=‘0’ ; wait for clk_period/2; clk=‘1’; wait for clk_period/2; END PROCESS ; 或者： Clk_process:process(clk) begin clk=NOT clk AFTER period/2; end process; 7.3 WAIT UNTIL 使进程语句进入等待状态，直到UNTIL之后的条件满足后才激活。 例：带同步复位端的D出触发器 PROCESS