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例5-12 用VHDL描述4位二进制码的16进制数七段显示译码 library IEEE; use IEEE.STD_LOGIC_1164.all; entity HEX2LED is end HEX2LED; ?architecture rtl of HEX2LED is signal HEX :STD_LOGIC_VECTOR(3 downto 0); begin HEX=abcd; end rtl; 例5-13：全地址译码器的VHDL语言描述 例5-14：最少地址线译码电路VHDL描述 5.1.3 加法器、求补器 1.加法器： 例5-17:半加器： 例5-18用半加器设计一位全加器 RTL级描述一位全加器 例5-19：由一位全加器组成一个四位加法器 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY add4 is PORT(cin: in STD_LOGIC; x, y: in STD_LOGIC_VECTOR(3 downto 0); sum: out STD_LOGIC_VECTOR3 downto 0）; co: out STD_LOGIC); END add4; ARCHITECTURE stru OF add4 IS COMPONENT full_adder PORT（a，b,cin：IN STD_LOGIC； s，co：OUT STD_LOGIC）； END COMPONENT； SIGNAL z：STD_LOGIC_vector(2 downto 0)； BEGIN u0：full_adder PORT MAP (x(0)，y(0)，cin，sum(0)，z(0))； u1：full_adder PORT MAP (x(1)，y(1)，z(0)，sum(1)，z(1))； u2：full_adder PORT MAP (x(2)，y(2)，z(1)，sum(2)，z(2))； u3：full_adder PORT MAP (x(3)，y(3)，z(2)，sum(3)，co)； END stru； 比较器 比较器 2. 求补器(例5-20） 5.1.4三态门及总线缓冲器 例5-21：三态门的VHDL语言描述 2、缓冲器 例5-23 8位单向总线缓冲器 3.双向总线缓冲器 例5-25 8位双向总线缓冲器 5.2 时序逻辑电路设计 本节的时序电路设计主要有触发器、寄存器、计数器和序列信号发生器等设计实例。 2.复位控制描述 5.2.2 触发器 例5-34：异步复位/置位的D锁存器 例5-35 同步复位的D锁存器 2、JK触发器 JK触发器 5.2.3 寄存器 寄存器由多个触发器组成 1、串行输入、串行输出移位寄存器 例5-38：用FOR GENERATE语句实现串入串出8位移位寄存器（结构描述） 例5-39:直接利用信号连接实现8位串行移位寄存器描述 8位串行移位寄存器的RTL级描述的仿真图 2.循环移位寄存器—首尾相接的移位 例5-40 描述了一个通用循环移位寄存器的包集合 例5-41通过调用例5-40中定义的函数实现8位循环左移3位的移位寄存器 3.带清零端的8位串行\并行装载移位寄存器(例5-42) 例5-42 设计一个串/并进、串出的8位移位寄存器 CLRN：异步清零控制端 SER：串行数据输入端 Din：8位并行输入端 CLK：同步时钟输入端 CLKIN：时钟信号禁止端(CLKIN=‘0’ ，CLK有效） STLD：移位/装载控制端（STLD=‘0’,并行装载，否则移位并串行装载） QH：串行数据输出端 串/并进、串出8位移位寄存器VHDL描述 5.2.4 计数器 计数器是一种典型的时序电路，可分为同步计数器和异步计数器两种。 同步计数器：构成计数器的各触发器的时钟信号是同一个脉冲信号。 异步计数器：构成计数器的各触发器的时钟信号是不同脉冲信号。 计数器可以有以下控制端：时钟、复位、使能、装入预置数和加、减计数控制。 1、计数器设计实例 例如：设计一个带有同步复位、使能控制、同步装入预置数、可逆（加、减）计数控制的4位通用计数器。 输入端口: 控制信号:5个1位(clk,load,en,clr,dir) 装入预置数:4位二进制数(或者是0到15的整数) 输出端口: 计数结果: 4位二进制数(或者是0到15的整数) 进位输出:1位 类属参数: 4位二进制数(或者是0到