eda技术与verilog设计第13章.pptVIP

13.1 直接数字频率合成器 数据接收 数据接收：接收的首要任务是能够正确找到数据的位置。这主要靠检测数据的起始位和停止位来实现。起始位是一位0，它作为联络信号附加进发送信息，因为空闲位都为高电平，所以当接收数据线的信号突然变为低电平时，告诉接收端数据的到来。一个字符接收完毕后，对数据进行校验（若数据包含奇偶校验位），最后检测停止位，以确认数据接收完毕。 习 题 本例在VGA显示器上显示了一幅128×128点的图像，每个像素点依然使用3比特量化。因此ROM的存储单元数目为16384，即地址线宽度为14比特，数据线宽度为3比特。增加了一个图像位置移动控制部分，使得图像在屏幕范围内成45度角移动，撞到边缘后变向，类似于屏保。 很显然，由于量化的比特数较少，显示出的图像只能看出大体的形状轮廓，若想提高图像的质量，必须增加对三基色R、G、B分别量化的比特数，而后再分别通过D/A转换器输出。 三基色分别采用8比特表示 三基色分别采用1比特表示 VGA图像显示控制器顶层设计 13.7 CRC校验码 12-1 设计一个先进先出存储器（FIFO），其尺寸为8×256，端口包括时钟信号、读、写使能信号、数据输入、输出信号和存储器状态指示信号（空、满）等。 12-2 设计一个移位相加乘法器，其设计思路是：乘法通过逐项移位相加来实现，根据乘数的每一位是否为1进行计算，若为1则将被乘数移位相加。 12-3 改变第4节中FIR滤波器的指标，设计并实现一个15阶的FIR滤波器。 12-4 设计实现一个8点的FFT运算模块。 12-5 为本章第1节的DDS信号发生器增加输出波形幅度可调功能。 * * 第13章 数字设计实例 ◆ 直接数字频率合成器 ◆ 基于FPGA实现点阵液晶显示控制 ◆ UART异步串行接口 ◆ VGA彩条信号发生器 ◆ VGA图像显示控制器 ◆ 信道编译码器 ◆ CRC校验码 内容 数字设计实例 13.1.1 DDS原理与顶层设计 DDS的基本结构如图所示，主要由相位累加器、加法器、波形存储ROM、D/A转换器组成。 DDS结构图 其中K为频率控制字，P为相位控制字。设fc为参考时钟频率，N为相位累加器的字长，M为ROM数据位和D/A转换器的字长。相位累加器在时钟fc的控制下以步长K累加，输出的N位二进制码经过处理（截断处理）后与相位控制字相加，结果作为ROM的输入地址，对波形ROM寻址。ROM中输出的M位的幅度码经D/A转换后就可得到合成波形。合成信号的波形取决于ROM中存储的幅度码，因此可以用DDS产生任意波形。 DDS顶层设计 图中加法器add32和寄存器reg32构成了相位累加器，加法器add12和寄存器reg12构成了相位调制器。乘法器mult用于调节DDS的步进频率，频率控制字和相位控制字分别由单片机控制键盘输入，锁相环输出40MHz的频率。波形存储器sin_rom的输出和D/A转换器相连。 13.1.2 ROM初始化数据文件生成 初始化数据文件格式有2种：Memory Initialization File (.mif)格式文件，或Hexadecimal (Intel-Format) File (.hex) 格式文件。生成初始化数据文件的方法通常有下面几种。 （1）建立.mif格式文件 （2）建立hex格式文件 （3）其他方法 13.1.3 宏功能模块的定制 选择ROM数据线地址线宽度 添加数据文件 13.1.4 使用嵌入式逻辑分析仪在线测试 Quartus II软件具有SignalTap II嵌入式逻辑分析仪，它提供了一种对器件进行实时测试的手段。SignalTap II嵌入式逻辑分析仪可以随设计文件一起下载到目标芯片中，用以捕捉目标芯片中设计者感兴趣的信号节点处的信息，而不影响芯片的正常工作。SignalTap II将测得的样本信号暂存于目标芯片的片内RAM（如ESB、M4K）中，然后通过器件的JTAG端口和ByteBlaster II编程线将采得的信息传出，送入计算机进行分析。 （1）新建SignalTap II文件 SignalTap II编辑窗 （2）调入待测信号 为了调入待测信号名，在下栏的空白处双击，即弹出如图所示的“Node Finder”对话框，根据需要在“Filter”中选择感兴趣的类，然后单击“List”按钮，即在左栏出现与此工程相关的所有信号，可将欲查看的信号调入SignalTap II信号观察窗口。 （3）设置信号 单击全屏按钮和窗口左下角的“Setup”选项卡，即出现如图13.14所示的全屏编辑窗口。 （4）SignalTap II文件存盘 选择菜