80C186XL嵌入式系统中DRAM控制器的CPLD解决方案.pdfVIP

专题论述 ·83· 中南大学、湖南计算机股份有限公司 黄深喜 长 沙 电 力 学 院 杨安平 中 南 大 学 樊晓平 摘 要 介绍怎样在嵌入式CPU 程实现。 cPI。D 状态机 VHDL语言 关键词 刷新控制单元(RCU)DRAM控制器 80C186XI。16位嵌入式微处理器[11是Intel公司 在嵌入式微处理器市场的主导产品之一，已广泛应用 ；：：割刷新时钟间隔寄存器 于电脑终端、程控交换和工控等领域。在该嵌入式微 删=二3E二 =二—B【U 处理器片内，集成有DRAMRCU单元，即DRAM ’离 牡豁 刷新控制单元。RCU单元可以自动产生DRAM刷内部总线 刷新控制寄存器 新总线周期，它工作于微处理器的增强模式下。经适 9位地址计数器 当编程后，Rcu将向微处理器的BIu(总线接口)单 刷新基地址寄存器|I刷新地址寄存器 元产生存储器读请求。对微处理器的存储器范围编 ——了仃-—一——1玎厂 程后，BIu单元执行刷新周期时，被编程的存储器范 围片选有效。 20位刷新地址 存储器是嵌入式计算机系统的重要组成部分之 图1 80C186XLRCU单元方框田 一。通常采用静态存储器，但是在系统需要大容量存 储器的情况下，这种方式将使成本猛增。如果采用 设计者可将刷新总线周期看成是“伪读”周期。 DRAM存储器，则可以大幅度降低系统设计成本；但 DRAM有复杂的时序要求，给系统设计带来了很大 的状态可以判别刷新周期，如表1所列。刷新总线周 的困难。 期的时序要求如图2所示。 为了方便地使用DRAM，降低系统成本，本文提 表1 刷新周期的引脚状态 出一种新颖的解决方案：利用80C186XL的时序特 BHE／RFSHA0 80c186xL引脚 征，采用CPLD技术，并使用VHDL语言设计实现 引脚状态 1 l DRAM控制器。 一、80C186xLRCU单元的资源 二、80C186XLDRAM控制器的设计与运行 80C186 DRAM存在着大量、复杂的时序要求，其中访问 xI。的BIU单元提供20位地址总线， 时间的选择、等待状态以及刷新