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信息科学与技术学院 电子EDA技术 课程设计 课 程 题 目： 基于FPGA的乘法器设计 目 录 中文摘要………………………………………………………………2 外文摘要…………………………………………………………………………2 1．绪论…………………………………………………………………………3 1.1概述………………………………………………………………3 1. 2 VHDL简介……………………………………………………… ………………3 1.3 实验平台…………………………………………………………5 2．乘法器初步设计…………………………………………………………………6 2.1设计思想………………………………………………………………6 2.2乘法器原理…………………………………………………………………6 2.3 乘法器设计流程……………………………………… ……………………7 3. 乘法器具体设计…………………………………………………………………9 3.1右移寄存器的设计……………………………………………………………9 3.2 加法器模块的设计…………………………………………… …………… 9 3.3 乘1模块设计………………………………… ……………………………10 3.4锁存器模块设计……………………………………………………………11 4. 乘法器仿真…………………………………………………………………13 4.1 8位加法器仿真…………………………………………………………13 4.2 乘1模块仿真………………………………………………………13 4.3 锁存器模块仿真…………………………………………………………14 4.4 8位乘法器仿真……………………………………………………………14 4.5 总仿真图 …………………………………………………………………15 参考文献…………………………………………………………………………16 摘要 在微处理器芯片中，乘法器是进行数字信号处理的核心，同时也是微处理器中进行数据处理的关键部件Quartus_II9.1软件工具进行模拟，仿真并予以显示。 关键字：乘法器；标准硬件描述语言（VHDL）Quartus_II9.1 Abstract In the microprocessor chip, the multiplier is a digital signal processing core microprocessor is also a key component of data processing, it is already an essential part of the modern computer. This article is on how to use standard hardware description language (VHDL) to complete eight multipliers, as well as how to make the process of a binary bit multiplication operation. The multiplier is composed of eight adder to timing approach in designing eight multiplier, achieved by adding the multiplication-by-shift function, and in Quartus_II9.1 software tools for simulation, emulation and be displayed. Keywords: multiplier; standard hardware description language (VHDL); shift sum; Quartus_II9.1 1．绪论 1.1概述 本课题的设计来源是基于标准硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language,VHDL）Quartus_II9.1软件开发工具的进行模拟仿真的16位乘法器，用于实现32位移位相加乘法器的乘法运算功能。 本课题的研究现状：乘法器是定点处理器的主要组成部分，其速度是影响CPU速度的关键因素。乘法器也是数字信号处理（DSP)、系统级芯片（SOC)的关键部件。在必威体育精装版的处理器中乘法器除了直接作为运算部件外，还用于加速地址转换、数组寻址和其他整数操作。随着科研生产地运算速度要求的提高，对乘法器性能的