第四章 时序逻辑电路4 数字电子技术基础 教学课件.pptVIP

* 画逻辑电路图 画全状态图，检查设计 如不符合要求，重新设计 一、设计步骤 选触发器类型，求驱动方程、输出方程 状态编码 状态简化求最小化状态表 建立原始状态图 原始状态表 给定逻辑功能 Sn+1/Zn X Sn 0 1 A B C D B/0 C/0 E/1 C/0 D/0 A/0 E/1 A/0 E E/1 C/0 F G/1 E/0 G F/1 E/0 1. 观察法 状态等价的判别方法： 前提条件：输出必须相同，然后看次态是否等价。 1）次态相同或某些次态和各自的现态相同 2）次态交错 如：F和G，记为[F，G]。 3）次态互为隐含条件 A、C等价取决B、D，称B、D等价是A、C等价的隐含条件。 同理， A、C等价是B、D等价的隐含条件。 A、C和B、D互为隐含，A与C、B与D等价即[A，C]，[B, D。] 如：B、E等价，记为[B, E]。 三、状态化简 关键找等价态 同样输入的条件下 由于[B，E]，且[B，D]，则[D，E]。 称它们为等价类。 将[B，D，E]称为最大等价类。 Sn+1/Zn X Sn 0 1 A B C D B/0 C/0 E/1 C/0 D/0 A/0 E/1 A/0 E E/1 C/0 F G/1 E/0 G F/1 E/0 简化 Sn+1/Zn X Sn 0 1 A B B/0 A/0 B/1 A/0 F F/1 B/0 则有[A，C]、[F，G]、[B，D，E]。 简化的实质： 寻找所有的最大等价类，将等价态合并，得到最简状态表，以使设计电路最简。 A F B 三、状态化简 相互等价状态的集合 不被其它等价类所包含 2. 隐含表法 X1X2 Sn A 00 01 11 10 B C D E F G H D/0 D/0 F/0 A/0 C/1 D/0 E/1 F/0 C/1 D/0 E/1 A/0 D/0 B/0 A/0 F/0 C/1 F/0 E/1 A/0 D/0 D/0 A/0 F/0 G/0 G/0 A/0 A/0 B/1 D/0 E/1 A/0 S n+1/Zn 例 A B C D E F G B C D E F G H 少尾 缺头 （1）作隐含表 （2）顺序比较 ? ? BD AF ? ? DG AF ? AF ? DF AF ? ? BC AF ? DF ? ? BC ? BD BG AF ? DG AF ? ? BC DF ? ? 状态不等价填“?”; 状态等价填“?”; 取决隐含条件的 将条件填在格中。 三、状态化简 系统的 比较方法 （3）关联比较 A B C D E F G B C D E F G H ? ? BD AF ? ? DG AF ? AF ? DF AF ? ? BC AF ? DF ? ? BC ? BD BG AF ? DG AF ? ? BC DF ? ? X1X2 Sn A 00 01 11 10 B C D E F G H D/0 D/0 F/0 A/0 C/1 D/0 E/1 F/0 C/1 D/0 E/1 A/0 D/0 B/0 A/0 F/0 C/1 F/0 E/1 A/0 D/0 D/0 A/0 F/0 G/0 G/0 A/0 A/0 B/1 D/0 E/1 A/0 S n+1/Zn 例 继续检查填有隐含条件的那些方格。若检查发现所填的隐含条件肯定不能满足，就在该方格内打“×”。 ? ? ? ? ? ? ? ? 三、状态化简 A B C D E F G B C D E F G H ? ? BD AF ? ? DG AF ? AF ? DF AF ? ? BC AF ? DF ? ? BC ? BD BG AF ? DG AF ? ? BC DF ? ? ? ? ? ? ? ? ? ? （4） 寻找最大等价类 未打“×”的方格，都代表一个等价状态对。 由此得到全部等价对：[A，F]、[B，H]、[B，C]、[C，H]。 全部最大等价类： [A，F]、[B，C，H]、 [D]、 [E]、[G]。 （5）状态合并，求最简状态表 Sn+1/Zn X1X2 Sn A 00 01 11 10 B D E G D/0 D/0 A/0 A/0 B/1 D/0 E/1 A/0 D/0 B/0 A/0 A/0 B/1 A/0 E/1 A/0 G/0 G/0 A/0 A/0 用A表示 用B表示 三、状态化简 构成等价类 [B、C、H] 设计举例 5. 画逻辑电路图 驱动方程： 输出方程： Q1 Q1 1D C1 CP Q2 Q2 1D C1 Q3 Q3 1D C1 Z X ≥1 1 例：设计一个模可变带进位输出端的同步加法计数器。当控制信号X＝0时为三进制加法