体系结构第5章 第3讲.pptVIP

* 注意分离cache的命中时间和失效率。 * 注意混合cache的命中时间。 程序执行时间——站在CPU的角度评价cache 的影响。 * 注意CPU时间公式和平均访存时间公式中参数的差异。 * Cache 的好处显而易见。 * 15种方法的分类。由平均访存时间来，而不是CPU 时间。 计算机体系结构 计算机体系结构 国家精品课程：计算机体系结构 第五章：存储层次 国防科技大学计算机学院 主讲人： 副教授 例子：DEC的Alpha AXP21064中的内部数据Cache 1. 简介 容量：8KB 块大小：32B 块数：256 映象方法：直接映象 “写”策略：写直达—不按写分配 写缓冲器大小：4个块 5.2.5 Cache结构 2. 结构图 3. 工作过程 “读”访问命中 “写”访问命中 失效情况下的操作 4. 写合并 当把数据写入写缓冲器时，判断本次所写入单元的 块地址是否与写缓冲器中某个有效块的地址相同， 若是，则把新数据与该块合并。 “写合并”与不采用“写合并”的比较 5. 混合Cache与分离Cache (1) 优缺点 (2) 分离Cache平均失效率的计算： 访问指令Cache的百分比×指令Cache的失效率 ＋访问数据Cache的百分比×数据Cache的失效率 1. 平均访问时间 平均访问时间＝命中时间＋失效率×失效开销 5.2.6 性能分析 2. CPU时间 CPU时间＝(CPU执行周期数＋存储器停顿周期数) ×时钟周期时间 存储器停顿周期数＝访存次数×失效率×失效开销 CPU时间＝IC×[CPIexe＋每条指令的平均存储器停顿 周期数]×时钟周期时间 CPU时间＝IC×[CPIexe＋访存次数/指令数× 失效率×失效开销]×时钟周期时间 例5.1 假设Cache的命中时间为1个时钟周期，失效开销为50 个时钟周期，在混合Cache中一次load或store操作访问Cache的命中时间都要增加一个时钟周期(因为混合Cache只有一个端口，无法同时满足两个请求。按照前一章中有关流水线的术语，混合Cache会导致结构冲突)，根据表5-4所列的失效率，试问： 指令Cache和数据Cache容量均为16KB的分离Cache和容量为32KB的混合Cache相比，哪种Cache的失效率更低？ 又假设采用写直达策略，且有一个写缓冲器，并且忽略写缓冲器引起的等待。请问上述两种情况下平均访存时间各是多少？ 解： (1) 如前所述，约75%的访存为取指令。因此，分离 Cache的总体失效率为： (75%×0.64%)＋(25%×6.47%)＝2.10% 根据表5-4，容量为32KB的混合Cache的失效率略 低一些，只有1.99%. (2) 平均访存时间公式可以分为指令访问和数据访问两 部分： 平均访存时间＝指令所占的百分比× (指令命中时间＋指令失效率×失效开销)＋ 数据所占的百分比× (数据命中时间＋数据失效率×失效开销) 所以，两种结构的平均访存时间分别为： 平均访存时间分离＝75%×(1＋0.64%×50)＋ 25%×(1＋6.47%×50) ＝(75%×1.32)＋(25%×4.325) ＝0.990＋1.059＝2.05 平均访存时间混合＝75%×(1＋1.99%×50)＋ 25%×(1＋1＋1.99%×50) ＝(75%×1.995)＋(25%×2.995) ＝1.496＋0.749＝2.24 例5.2 我们用一个和Alpha AXP类似的机器作为第一个例子。当不考虑存储器停顿时，所有指令的执行时间都是2.0个时钟周期。假设Cache失效开销为50个时钟周期， Cache的失效率为2%，平均每条指令访存1.33次。试分析Cache对性能的影响。 考虑