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PCB 设计网 VHDL 语言设计FPGA 的几个常见问题 搞要：详细讨论了在MAX plusⅡ开发平台下使用VHDL 硬件描述语言设计现场可 编程门阵列(FP-GA)时常见的三个问题：等占空比分频电路、延时任意量的延时 电路、双向电路。 关键词：FPGA；VHDL；分频电路；延时电路；双向电路 1 引言 随着EDA 技术的发展，使用硬件语言设计可编程逻辑器件(PLD)/现场可编程 门阵列(FPGA)成为一种趋势。FPGA 是一种将门阵列的通用结构与 PLD 的现场可 编程特性结合为一体的新型器件，具有集成度高、通用性好、设计灵活、编程方 便、产品上市快等诸多优点。美国Xilinx 公司于1985 年领 先推出了FPGA。目 前市场上应用较广泛的FPGA 产品当数Xilinx 公司的Spartan 和Virtex 系列及 Al-tera 公司的ACEX 和 APEX 系列。 目前最主要的硬件描述语言是VHDL 和Ver-ilog HDL。VHDL 发展的较早， 法严格，而VerilogHDL 是在C 语言的基础 发展起来的硬件描述语言， 法较 自由。在工程应用尤其是在有关控制电路 的设计中，用VHDL 硬件描述语言设计 FPGA 经常会遇到以下三个问题：实现等占空比、非等占空比整数分频的分频电 路；在时钟控制下对同步脉冲信号任意时 间量的延迟；使用VHDL 语言进行双向 电路的设计。 2 常见问题 2.1 分频电路 分频电路是数字系统设计中的基本电路。在硬件电路设计中，时钟信号是最 重要的信号之一，经常需要对较高频率的时钟进行分频操作，得到较低频率的时 钟信号。分频电路一般分为三种： 第一种是任意占空比的偶数分频及非等占空比的奇数分频，通常由计数器或 计数器的级联来完成。 第二种是等占空比的奇数分频电路。要实现占空比为50％的M=2N+1 分频电 路，本文采用计数器和1个或门来实现。 利用时钟的上升沿计数，设计一个模M 的计数器：下 沿时判断计数器的值 并产生占空比为1：2N 的M 分频器C1；上升沿时判断计数器的值并产生占空比 为N： N+1 的M 分频器CO。两个分频器的输出端相或既可实现等占空比的M 分 频器。程序附下。图1 为等占空比5 分频电路的仿真波形。 PCB 设计网 architecture Behavioral of div is PCB 设计网 如果在 述程序最后加入判断 句，则该段程序可以实现等占空比的任意分 频，判断M-N 的奇偶性：M-N 为偶数，CO 就是所要的分频输出；M-N 为奇数．C0+C1 PCB 设计网 为所要的分频输出。 第三种是小数分频电路。实现分频系数为N-0.5 的分频器．可以采用 1个模 N 的减法计数器、1个异或门、1 个2 分频器。要想用同一个电路完成多种形式 半分频，可以在半整数分频器原理的基础上对异或门加1个使能控制信号。 2.2 延时电路 延时电路是电子设计中常用的电路。在学习数字电路时采用555 型集成定时 器来实现脉冲的延迟，而在进行信号处理时，很多设计并不能使用555 集成定时 器来完成。用VHDL 语言设计时一般用计数器或计数器的级联来实现。下面以一 个实例来说明如何实现任意时间量的延时。 在5 MHz 时钟CLK 控制下对同步信号SYNC 进行N 延时(SYNC脉冲宽度为2 μs，脉冲重复频率为1 kHz；0 μs≤N≤998 μs)。要求每次在同步脉冲上升沿 到来时开始延时，并在延时结束后产生宽度为10 μs 的选通信号。 需要产生的延时时序如图2 所示(延时量N=4.2 μs)。 这里采用3 个计数器和 1个或门产生 述延时信号，如图3 所示，模N 计数 器计延时量；模50 计数器计选通信号的宽度；模N+50 计数器用于产生使能信号。 用 VHDL 硬件描述语言进行硬件电路设计时，同一个进程中不能用2 个时钟来触 发，而时序图中又要求在同步脉冲SYNC 的上升沿开始延时，为了解决这一问题， 采用了模N+50 计数器和