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第14章 触发器和时序逻辑电路 第14章 触发器和时序逻辑电路 14.1 双稳态触发器 14.1 双稳态触发器 14.1.1 R－S 触发器 14.1.2 JK触发器 14.1.3 D触发器 14.1.3 D触发器 练习 某计数器的状态表如图，该计数器是（ ）进制计数器。 思考 如何构成一个九进制计数器？ 0 1 R S C F从 Q Q Q SD RD 1 C F主 J K C C 0 1 0 (3)J=1，K=0 设触发器原态为“0”态 翻转为“1”态 1 0 0 1 1 0 1 0 1 0 0 1 0 1 设触发器原态为“1”态 为“？”态 “1”态 R S C F从 Q Q Q SD RD 1 C F主 J K C C 0 1 0 (4)J=0，K=0 设触发器原态为“0”态 保持原态 0 0 0 1 0 0 0 1 保持原态 保持原态 设触发器原态为“1”态 为“？”态 “1”态 R S C F从 Q Q Q SD RD 1 C F主 J K C C 0 1 0 结论： CP高电平时F主状态由J、K决定，F从状态不变。 CP下降沿( )触发器翻转（ F从状态与F主状态一致）。 3. JK触发器的逻辑功能 Qn 1 0 0 1 1 1 0 0 Qn 0 1 CP高电平时F主状态由J、K决定，F从状态不变。 CP下降沿( )触发器翻转（ F从状态与F主状态一致）。 J K Qn Qn+1 0 0 0 1 1 0 1 1 JK触发器状态表 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 Qn+1 Qn J K 1 1 Qn J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表 (保持功能) (置“0”功能) (置“1”功能) (计数功能) C下降沿触发翻转 SD 、 RD为直接置 1、置 0 端，不受时钟控制，低电平有效，触发器工作时SD 、 RD应接高电平。 逻辑符号 C Q J K SD RD Q 例：JK 触发器工作波形 CP J K Q 下降沿触发翻转 1 0 0 0 0 1 1 1 0 0 触发器状态由CP高电平时的J、K决定。 CP J K Q 1 1 1 0 0 1 0 0 1 1 CP J K Q 0 1 1 0 1 1 1 0 0 1 CP J K Q 0 1 1 0 1 1 1 1 1 1 1. 将JK触发器转换为 D 触发器 当J=D，K=D时，两触发器状态相同 D触发器状态表 D Qn+1 0 1 0 1 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表 D 1 C Q J K SD RD Q 仍为下降沿 触发翻转 0 0 1 0 例： 下降沿有效D 触发器工作波形图 CP 下降沿时刻有效 Q Q CP C1 1D D 2. 时钟脉冲上升沿触发 D 触发器 D触发器状态表 D Qn+1 0 1 0 1 Q Q CP C1 1D D S R SD RD CP输入端不加小圆圈 C D Q 0 1 0 1 0 例： 画出如图所示上升沿有效D 触发器工作波形图 Q Q CP C1 1D D S R SD RD 14.3 计数器 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 分类 加法计数器 减法计数器 可逆计数器 (按计数功能 ) 异步计数器 同步计数器 (按计数脉冲引入方式) 二进制计数器 十进制计数器 N 进制