杭州电子科技大学EDA第一次实验报告.docx

杭州电子科技大学EDA实验报告第一次实验报告班级：1404751*学号: ********姓名：***实验一：双2选1多路选择器MUXKP89 3-5图3-16所示的是双2选1多路选择器构成的电路MUXK。对于其中MUX21A，当s=0和s=1时，分别有y=a和y=b。试在一个模块中用两个过程来表达此电路。MUX21A的代码如下module MUX21A(a,b,s,y);input a,b,s;output y;assign y=(s?a:b);endmoduleMUXK的代码如下module muxk(a1,a2,a3,s0,s1,outy);input a1,a2,a3,s0,s1;output outy;wire tmp;MUX21A u1(a2,a3,s0,tmp);MUX21A u2(a1,tmp,s1,outy);Endmodule代码分析：1.用例化语句，直接调用放在MUXK工程的mux21a，实现双二选一数据选择器；2.条件判断语句 y=s?a:b，实现2选1。MUXK RTL图MUXK 仿真波形图如下图所示P1114-1 多路选择器设计实验实验目的：进一步熟悉Quartus II的Verilog文本设计流程，组合电路的设计仿真和硬件测试。实验内容:根据4.1节的流程，利用QuartusⅡ完成4选1多路选择器的文本代码编辑输入和仿真测试等步骤，给出图3-5所示的仿真波形。代码如下module MUX41A(A,B,C,D,S1,S0,Y); input A,B,C,D,S1,S0; output Y; reg[1:0] SEL; reg Y; always@(A,B,C,D,SEL) begin SEL={S1,S0}; if (SEL==0) Y=A; else if(SEL==1) Y=B; else if(SEL==2) Y=C; else Y=D; end endmodule电路图如下仿真波形如下图分析：当S=2’b00时，Y=A; 当S=2’b01时，Y=B;当S=2’b00时，Y=C; 当S=2’b00时，Y=D;4-2 8位加法器设计实验实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握文本和原理图输入方式设计的详细流程。实验原理：一个8位加法器可以由8个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出与相邻的高位加法器的最低进位输入信号相接。实验任务：按照4.3节完成半加器和全加器的设计，包括文本或原理图输入、编译、综合、仿真等等，再建立一个更高层次的原理图或文本设计，利用以上获得的全加器构成8位加法器，并完成编译，仿真等等。h_adder代码如下图module h_adder(a,b,so,co);input a,b;output so,co;assign so=a^b;assign co=ab;endmodule电路图如下图所示f_adder代码如下图module f_adder(ain,bin,cin,sum,cout); input ain,bin,cin; output sum,cout; wire net1,net2,net3; h_adder U1(ain,bin,net1,net2); h_adder U2(.A(net1),.SO(sum),.B(cin),.CO(net3)); or U3(cout,net2,net3);endmodule电路图如下图所示adder8b代码如下module adder8b(ain,bin,cin,cout,dout);input [7:0] ain,bin;input cin;output [7:0] dout;output cout;wire [6:0] n;f_adder u1(ain[0],bin[0],cin,dout[0],n[0]);f_adder u2(ain[1],bin[1],n[0],dout[1],n[1]);f_adder u3(ain[2],bin[2],n[1],dout[2],n[2]);f_adder u4(ain[3],bin[3],n[2],dout[3],n[3]);f_adder u5(ain[4],bin[4],n[3],dout[4],n[4]);f_adder u6(ain[5],bin[5],n[4],dout[5],n[5]);f_adder u7(ain[6],bin[6],n[5],dout[6],n[6]);f_adder u8(ain[7],bin[7],n[6],dout[7],cout);endmodule电路图如下仿真波形如下图所示分析：，f_add