10kV智能断路器控制器研究.docVIP

精品论文 参考文献 10kV智能断路器控制器研究 赵微 衣亚伟 宁昭军 　　（国网蒙东检修公司 021008） 　　摘要：本文主要对10kV断路器控制器设计进行研究，控制器设计主要分为两部分，一部分是与自制的采样电流互感器相连的采集模块，另一部分为核心CPU控制模块，根据各模块的功能进行各部分设计和硬件电路搭建。最后搭建检测控制器的实验平台进行控制器的软件设计和综合测试，给出采集模块和核心控制器的测试结果。 　　关键词：智能断路器；控制器；软件设计 　　引言 　　根据国家电网对电力系统的规划，未来的电力系统要做到可视化、自动化、网络化，这样会使电力网络结构变得越来越复杂，同时对操作较频繁的高压断开关设备也提出了更高的要求, 而传统断路器不在适应未来智能电网的发展，所以将智能化技术应用于断路器将成为一个重要的发展应用方向。 　　1.智能断路器原理 　　智能断路器将完全的实现电子式操动，在现有的传统断路器上整合一个智能控制器，利用先进的微处理器技术和新型的传感器技术，对现有的断路器进行改造，在核心控制器的微处理器中植入高级的保护算法和整定算法，实现对系统的智能控制和保护。断路器操作所需的各种信息由装在断路器设备内的数字化控制装置直接处理，使断路器装置能独立地执行其当地功能，而不依赖于变电站级的控制系统。 　　2.采集模块硬件电路 　　为了使断路器体积不至太大，我们是在原有的传统断路器的高压进线端加入一个基于罗格夫斯基线圈原理的电流互感器，同时在自制互感器附近放置一块采集板，通过光纤与核心控制器相连接完成信息传送。 　　2.1 AD 电路的设计 　　本次设计要求前端互感器的精度要达到0.5级，所以就要求模数转换的精度要高，经过计算知道要达到本次设计的要求，要选择一个至少13位的AD芯片，经过对比以后，本次所选择的AD芯片的型号为Altera公司所生产的快速高精度的MAX1324芯片，此款芯片有8路模拟量采样通到，14位并行数字通道，其中低8位为模拟通道的数字选择信号，如果要采样某个通道的模拟量，就通过中主控CPU向低8位写入相应的数据，然后再去读取相应的数字量；该芯片的最高工作频率可到达16MHz，其供电电压也是非常普遍的3.3V和5V，对于芯片的电源选择也是非常方便的。 　　MAX1324芯片是一款14位的AD，设计的思想是将这十四位AD的最高位设定为符号位，最高位为0代表为正，最高位为1表示为负，通过计算可以知道其转换精度为0.0012，小于 ，满足要求。 　　2.3采集模块控制电路 　　采集电路的核心CPU采用的是可编程逻辑器件CPLD，该款芯片为Altera公司所产的MAX II系列器件，所使用型号为EPM1270T144C5，采用该款芯片主要考虑的是此芯片含有片上存储器，可以简化CPLD的外部硬件电路，此外该芯片还有性能高、功耗低、价格低等特点；内部逻辑资源虽然并不很丰富，但也含有1000多个逻辑单元，其最高工作频率可达300MHz，可用的I/O口多，满足设计需求。 　　2.4控制模块设计 　　开发调试主要是在实验室进行，多数情况是将代码下载到片上RAM，这样做是为了缩短下载时间，但是当系统掉电后再次上电，程序就要重新加载，所以在多数的调试场合FPGA的下载模式多采用PS和JTAG配置模式，这样就可以在调试完成后将程序代码固化到存储器中，即便是掉电代码也不会丢失。 　　为了提高系统的处理速率，就要利用FPGA内部自带的锁相环进行倍频，但是不能无限倍频，还要考虑外部因素，由于FPGA外扩SDRAM的最大工作频率为133MHz，按照设计要求FPGA的工作频率最好要小于外扩SDRAM的频率，所以将FPGA的工作频率设定为100MHz，这样在FPGA的时钟输入端接入25MHz的有源晶振，对其进行四倍频就可以得到相应的工作频率，同时前端采集模块的发送频率为2.5MHz，对25MHz的频率进行10分频就可以得到，这样大大简化了设计。 　　3.软件测试 　　软件设计主要是在Quartus II软件开发环境中利用verilog语言来对CPLD和FPGA进行编程代码设计去控制前端采样和控制电路接受，控制AD主要就是针对MAX1324芯片的读写，参考该款芯片的设计手册，按照手册上面给出的读写时序控进行代码的编写即可。 　　在实际进行试验时只在单块采样板的采样端口中的电流采样端口接入函数发生器，调节函数发生器，使其输入信号为一个工频50赫兹的正弦信号，其幅值调节为1V，因为只对电流进行采样，所以在示波器上显示的波形只有采集的电流信号波形，而电压信号几乎为零，发射端实际的发射波形为图3-1，其中波头数据的波尾前14位为电流采样编码的数据，第二部分全为零的数据为电压数据。 　　 　　4.结论