基于035um+SiGe工艺的高速低功耗乘法器IP核.pdfVIP

．150． 2006年信息、电子与控制技术学术会议论文集 SiGe工艺的高速低功耗乘法器IP核 基于0135um 杨荣喜钟洪声 高腾飞 电子科技大学电子工程学院 成都 610054 【摘要】基于改进的Booth编码方案，设计了一 的IP核设计得到了极大重视。由于传输门逻辑在实 种16位高速低功耗并行乘法器。乘法器采用传输门 现基本算术运算单元时，与传统CMOS技术相比， 逻辑和Wallace树型压缩结构，采取全定制方式设 具有所需管子少的优点，因而使总的输入栅电容及 计。它支持16X16有符号数乘法，在3．3V，O．35pm 充放电电荷减少，降低了功耗，提高了速度。本文 SiGe工艺下，用nanosim工具做版图后仿真，最长 充分利用以上各点，乘法器采用改进Booth编码和 ware库下的对应的乘 路径延时小于4ns，比Design Wallace树型压缩结构，所有单元由定制尺寸的传输 MHz)为5．57mw， 法器快18％，平均功耗(100 门和优化的反相器构成。该乘法器在系统级、电路 芯片核心面积仅为0．25mm2。 级、晶体管级都采用了高速低功耗方案，使设计的 【关键词】Booth编码乘法器传输门逻辑IP核 乘法器可以在不牺牲速度的前提下，做到了低功耗 的性能要求。 and IPCore High·-speedLow··powerMultiplier 0．35SiGe using process Yang 2 设计技术描述 Rongx…i,Z．hong胁玎伊^照?口D死门驴f 一～……‘一 UESTCChina610054 Abstract：This a and paperpresentshigh—speed with Booth 16x16．b modified lOW—power multiplier encoders．Itchooses asthebasic style 和最后一级全加器三部分构成，具体设计4节展开。 pass．gate logic andWallace4．2 asthecircuitries．The compressor full—custom methodisused．Ata supply designing of3．3v．with SiGe 2．1 改进的Booth编码 voltage 0．35I，tm technology,the forthe caseis4nsand ofthe worst latency multiplier the iS 5．57mWata 当一个乘数全部由1构成时，所有部分乘积都 averagepowerdissipation ofl 00MHz．Theof iS 存在，而在乘数全部为零时则一个部分乘积也没 frequency speedmultiplier counterof abou