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南 京 理 工 大 学 毕业设计(论文)外文资料翻译 教 学 点： 南京信息职业技术学院 专 　业： 电子信息工程 姓 　名： 陈洁 学 　号： 014910253034 外文出处： 《 Pci System Architecture 》 附 件： 1.外文资料翻译译文；2.外文原文。 指导教师评语： 该生外文翻译没有基本的语法错误，用词准确，没有重要误译，忠实原文；译文通顺，条理清楚，数量与质量上达到了本科水平。 签名： 年 月 日 注：请将该封面与附件装订成册。 附件1：外文资料翻译译文 64位PCI扩展 64位数据传送和64位寻址：独立的能力 PCI规范给出了允许64位总线主设备与64位目标实现64位数据传送的机理。在传送的开始，如果回应目标是一个64位或32位设备，64位总线设备会自动识别。如果它是64位设备，达到8个字节（一个4字）可以在每个数据段中传送。假定是一串0等待状态数据段。在33MHz总线速率上可以每秒264兆字节获取（8字节／传送＊33百万传送字／秒），在66MHz总线上可以528M字节／秒获取。如果回应目标是32位设备，总线主设备会自动识别并且在下部4位数据通道上（AD[31::00]） 附件2：外文原文 The 64-bit PCI Extension The 64-bit PCI Extension This chapter describes the 64-bit extension that permits masters and targets to perform eight byte transfers during each data phase. It also describes 64-bit addressing used to address memory targets that reside above the 4GB boundary. 64-bit Ata Transfers and 64-bit Addressing: Seperate Capabilities The PCI specification provides a mechanism that permits a 64-bit bus master to perform 64-bit data transfers with a 64-bit target. At the beginning of a transaction, the 64-bit bus maser automatically senses if the responding target is a 64-bit or a 32-bit device. If it’s a 64-bit device, up to eight bytes(a quadword) may be transferred during each data phase. Assuming a series of 0-wait state data phases, throughput of 264Mbytes/second can be achieved at a bus speed of 33MHz(8 bytes/transfer x 33 million transfers/second) and 528Mbytes/second at66MHz.If the responding target is a 32-bit device, the bus master automatically senses this and steers all data to or from the target over the lower four data paths(AD[31:0]). The specification also defines 64-bit memory addressing capability. This capability is only used to address memory targets that reside above the 4GB address boundary. Both 32-