Allegro Layout注意事项.docVIP

Allegro Layout 注意事项： 一、导入结构图，网络表。根据要求画出限制区域ROUTE KEEPIN, PACKAGE KEEPIN,（一般为OUTLINE内缩40mil），PACKAGE KEEPOTU，ROUTE KEEPOUT(螺絲孔至少外扩20 mils); 晶振,电感等特殊器件的MOAT区。 二、布局，摆元器件。设置W/S 走线规则 三、画出板边ANTI ETCH，在ROUTE KEEPIN之内每一层画20MIL的环板GND Shape（电源层Shape板边比GND层内缩40 MIL） 四、布线 1、特殊信号走线：泛指CLOCK、LAN、AUDIO 等信号（此区块的处理请一次性完成，不要留杂线） A、进出 CHIP(集成电路芯片) 的TRACE要干净平顺 B、进出Connector 时要每一颗EMI零件顺序走过 C、Connector的零件区内走线，Placement净空（只出不进） 2、高速信号走线：泛指FSB、DDR、等信号 A、表层走线尽量短，绕等长时以内层为主。 B、走线需注意不可跨PLANE ，不可进入大电流的电感、MOS区及其它电路区块（MOAT） C、走高速线区块时，顺手把附近的杂线，POWER、GND VIA 引出 D、请看Guideline 处理走线（避免设置时的失误） 3、BGA走线注意事项： A、BGA走线一律往外走（如需内翻时请先告知），走线预留十字电源通道。BGA中以区块走线的方式，非其本身的信号不要进入。 B、当BGA的TRACE 在经过特殊信号处理，及BUS线处理等过程后整个BGA已完成2/3的走线时，可将剩余的所有TRACE引出BGA，以完成BGA区域处理。 C、BGA走线清完后，请 CHECK 于 GND PLANE 的BGA区，CHECK PLANE是否过于破碎、导通不足，请调整OK 4、CLK信号走线： A、CLK 信号必须用规定的层面和线宽走线、长度符合要求，走线时应少打VIA（一个网络信号一般不多于2个）、少换层，不能跨PLANE B、CLK信号输出先接Damping电阻（阻抗匹配），再接电容（滤除噪声），再由电容接出 C、CLK线要尽量远离板边（300MIL），应避免在SLOT槽、BGA等重要组件中走线 D、CLK Generator下方要净空，下方通常每层会铺GND SHAPE，并打GND VIA， CLK Generator的GND PIN可以内引接到SHAPE上， 5、SHAPE 注意事项： A、板上大电流信号的SHAPE （例如：+VBAT、+VAC_IN、、、等），此为进入板内的主电源，线宽要足够大，请尽量保持SHAPE 宽度，如有其它信号在上面打VIA，注意VIA方向，不要使SHAPE 在 VOID 后过于破碎，影响信号导通。 B、CHECK VCC PLAN时注意SHAPE被隔断或不足、VIA被隔开，及PIN造成两端SHAPE短路状况 6、线宽参考： A、所有电源组，线宽约 20～40MIL ，所有*REF*信号、电流、电压FEEDBACK信号约 W＝12～20MIL ，其它区域电源电路，控制信号 约W＝15～20MIL B、POWER区、AUDIO区电路未设线宽的信号约 W＝10～12MIL ， C、AUDIO、CRT、USB、CLOCK、耗电量约 W＝40MIL ; CARD BUS、LAN、LVDS、IDE、CDROM耗电量约W＝60～80MIL;若共享主线时，线宽加倍 7、当TRACE有包GND时，要在GND TRACE上不等距加GND VIA，但此VIA 不可与其它GND信号共用 五、后置检查 1、重叠零件CHECK，零限高是否有元件摆入，结构是否有对准。（布局完成后CHECK） 2 板子MARK点，零件光学定位孔是否OK 3、图中的线必须走完、等长必须完成，图中可改的DRC必须改（包括同信号DRC） 4、VIA 不能打在PIN上，要完全落在SHAPE中，多余VIA和线段要杀掉 5、走线不能有锐角及直角，较为明显多余的折角要修、小折角应尽量拉大，PIN内折角应拉出 6、VIA 不能将PLANE层割断，不能落在Anti线上。也不能使SHAPE 没有良好的导通性 7、金手指组件的引线在与PIN距离大于40MIL后，方可有折角或打VIA 8、信号是否离螺丝孔或邮票孔太近，至少20 mils 的ROUTE KEEPOUT 9、MODEM，AUDIO，CLK，晶振(xtal)，电感，MOS区是否有其它线穿入，非AUDIO信号线勿走进AUD_AGND区 10、重要信号是否有跨PLANE，走线层shape和shape距离10mils以上, 多余的SHA